Procesamiento Isométrico Diferencial y Verificación mediante Simulación en el Diseño de PCB de Alta Velocidad

Influencia del retraso relativo en las señales

Las señales transmitidas en líneas de señal diferenciales contienen un componente de modo diferencial y un componente de modo común de las señales.

La cantidad de señales diferenciales se refiere a la diferencia entre dos señales según la siguiente fórmulaV_diferencia=V₁-V₂. La cantidad de señales en modo común se refiere a la mitad de la suma de dos señales según la siguiente fórmulaPor lo tanto, el cambio de voltaje de una sola línea conduce definitivamente a la influencia simultánea sobre las señales de modo diferencial y las señales de modo común. A continuación, se aplica un software de gráficos para trazar el diagrama de la función matemática y estudiar respectivamente la influencia sobre las señales de modo diferencial y las señales de modo común. Para facilitar la investigación, las señales pueden analizarse simulándolas como una forma de onda trapezoidal con el mismo tiempo de subida y de bajada.

• Influencia en las señales diferenciales

La señal del terminal de fase positiva, la señal del terminal de fase negativa y la señal diferencial de los pares de líneas diferenciales se muestran en la Figura 1 a continuación, en la que la línea continua representa la onda de señal diferencial.

Si se realiza una colocación de fase desde el terminal de fase positivo hasta el terminal de fase negativo, habrá un cambio en la diferencia entre la señal del terminal de fase positivo y la señal del terminal de fase negativo en el flanco ascendente o descendente, y este cambio variará con el cambio de fase.T_rse utiliza para representar el tiempo más corto entre el tiempo de subida y el de bajada. Se puede indicar que cuando la colocación de fase es menor que punto dos deT_r, la distorsión de la señal es relativamente pequeña y el aumento de la colocación de fase conduce a una fuerte distorsión de la forma de onda diferencial. Cuando la colocación de fase excedeT_r, se producirá un área no monótona en la forma de onda. Aquí el área no monótona es una línea recta. Sin embargo, para señales prácticas, debido a las reflexiones, pueden producirse grandes subidas y bajadas en el área no monótona con la formación de pulsos de interferencia que provocan disparos falsos, lo cual debe evitarse. Además, el flanco superior de la forma de onda diferencial se vuelve lento con el aumento del desplazamiento de fase, lo que puede provocar un tiempo de establecimiento insuficiente para la señal de datos y un tiempo de retención insuficiente para la señal de reloj.

• Influencia en la señal de modo común

La colocación de fase de una señal de terminal único no tendrá influencia en la forma de onda diferencial, pero cambiará la forma de onda de las señales de modo común. Cuando la colocación de fase tiene lugar en la señal de terminal positivo, se producirá un cambio de onda en las señales de modo común. Se puede indicar que el rango de fluctuación está relacionado con la cantidad de colocación de fase. Cuando la cantidad de colocación de fase es respectivamente 0,05T_r, 0,1T_r, 0,2T_ry 0,5T_r, el rango de fluctuación del modo común es respectivamente el 5%, 10%, 20% y 50% del rango de fluctuación original. Cuando la fase aumenta aT_ro más, la fluctuación aumentará aproximadamente al 100%, que es el rango de fluctuación más alto. El cambio de la señal de modo común puede provocar problemas de EMI y, dado que la señal de modo común no se recibe en el terminal en muchas condiciones, se formará una reflexión en el terminal receptor, lo que provocará oscilaciones de la señal. Por lo tanto, el rango de fluctuación de la señal de modo común debe reducirse tanto como sea posible.

En conclusión, un retraso relativo demasiado grande entre pares diferenciales puede causar disparos falsos de señales, reflexión de señales, EMI y problemas de secuenciación temporal. Sin embargo, el grado de influencia de la señal de retraso relativo depende del factor de escala compatible con la señalT_r. Cuando el factor de escala es 0,05, la distorsión de las señales diferenciales puede prácticamente ignorarse. Sin embargo, para las señales de modo común, cuando el factor de escala es 0,05, la fluctuación de tensión de las señales de modo común puede controlarse en aproximadamente un 5%. Entonces, incluso en la situación de reflexión total, la tensión de reflexión apilada sobre las líneas de señal es solo el 10% de la fluctuación original, lo cual suele ser un valor aceptable. Por lo tanto, en el proceso dediseño de PCB de alta velocidad, el retardo relativo de la línea de señal diferencial en las reglas de regulación de enrutamiento se puede establecer en 0,05T_rque sea capaz de cumplir con el requisito de integridad de la señal.

Determinación de la categoría de retraso relativo

Basado en el análisis anterior, la clave para determinar la categoría isométrica diferencial, es decir, la determinación del retardo relativo de los pares diferenciales, radica en la determinación deT_rse refiere al valor más pequeño entre el tiempo alto y bajo de las señales diferenciales. La salida del tiempo de subida y del tiempo de bajada es en realidad el resultado de la combinación de la impedancia y la capacitancia. Por lo tanto, el tiempo de subida/bajada sin carga es en realidad el tiempo de subida/bajada inherente.

Se pueden aplicar los siguientes tres métodos para obtener el valor deT_r:
•El tiempo de subida/bajada puede obtenerse directamente de los manuales de los componentes. Sin embargo, en la mayoría de las situaciones, este parámetro no se proporciona.
•Valor deT_rpuede obtenerse a partir de las palabras clave Ramp del modelo IBIS (Especificación Informativa del Búfer de Entrada/Salida) del componente. Los parámetros de tiempo de subida/bajada bajo las palabras clave Ramp se miden generalmente en el puerto de salida conectado a una resistencia de 50 Ω, que suelen ser del 20 % al 80 % del tiempo de tensión final. Dado que los parámetros se obtienen sin considerar la influencia del encapsulado, es estricto para nosotros usar el tiempo de subida/bajada como el valor deT_r.
•El valor deT_rpuede estimarse de acuerdo con la frecuencia de reloj mínima o la frecuencia de reloj máxima de las señales de salida. Debido a que el flanco de subida distributivo es aproximadamente el 10% de la frecuencia de reloj en la mayoría de los sistemas digitales de alta velocidad, el valor deT_rse puede estimar con el período mínimo de reloj Tclk proporcionado según la fórmula:T_r=T_clicx 10%.

El valor estimado obtenido a través del período de reloj suele ser estricto porque los parámetros parásitos del encapsulado o la carga de los componentes harán que el tiempo de subida/bajada inherente en los transistores se reduzca considerablemente.

En el trabajo práctico, en la mayoría de las situaciones, los diseñadores de circuitos no proporcionan información deT_ra los ingenieros de diseño de PCB que solo reciben algunas demandas ambiguas en términos de control isométrico diferencial. El tercer método, sin duda, proporciona un esquema sencillo a los ingenieros de diseño de PCB siempre que se obtenga la frecuencia de reloj más alta en la línea de señal. La frecuencia de reloj más alta se considera el parámetro de diseño más fiable para los diseñadores de circuitos y normalmente se suministra a los ingenieros de diseño de PCB al inicio del diseño de la PCB.

El tercer método suele conducir a una lista de valores de referencia dentro de la categoría de control de retardo relativo entre pares diferenciales, como se muestra en la tabla siguiente.

Verificación de simulación

Tomando como ejemplo la señal diferencial DQS (Data Strobe) entre el TSM320 y el MT41J256M16, Cadencesoftware de simulaciónse aplica para transmitir la señal DOS a la memoria DDR3 para simular el chip de control de memoria, analizar su influencia en el tiempo de establecimiento y retención de la señal de datos y verificar el análisis anterior. El circuito de simulación se muestra en la Figura 2 a continuación.

Según la Figura 2, el voltaje de referencia de los pines de salida es de 1,5 V; el chip de control de memoria está conectado directamente con el chip de memoria mediante el modo ODT (On-Die Termination) con una línea de transmisión de 800 mil; la impedancia diferencial es de 100 Ω y la frecuencia de simulación del reloj es de 800 MHz. Una línea de transmisión de 50 Ω está conectada en serie con el terminal de fase positiva de DQS para simular el fenómeno de discrepancia de los pares diferenciales. En la situación de diferenciales isométricos, la longitud de la línea de transmisión de un solo terminal de 50 Ω es de 0 mil.

La simulación se lleva a cabo en el circuito isométrico diferencial. La Figura 3 ilustra la señal de salida en el terminal de fase positiva de las señales diferenciales. A través de la medición, el tiempo de subida es aproximadamente 216 ps mientras que el tiempo de bajada es de 219 ps, por lo que el tiempo mínimo de subida/bajadaT_rdebería ser 216 ps.

La Figura 4 es un diagrama de ojo de la señal de datos DQ y la señal de compuerta DQS obtenidas mediante simulación, con un tiempo de establecimiento de 205 ps y un tiempo de retención de 337 ps. De acuerdo con la tasa de conmutación de las señales DQS y DQ obtenida por simulación y con base en el manual de datos, el tiempo mínimo de establecimiento de las señales de datos requerido por el terminal receptor es de 85 ps y el tiempo mínimo de retención es de 95 ps. Por lo tanto, la sobrecapacidad del tiempo mínimo de establecimiento es de 120 ps y la del tiempo de retención es de 242 ps.

La situación de la existencia de 0,05T_rcolocación de fase, 0,2T_rcolocación de fase y 0,5T_res necesario considerar la colocación de la fase en el terminal de fase positiva. El circuito puede simularse con una línea de transmisión de un solo terminal cuya longitud se establece respectivamente en 60 mil, 240 mil y 600 mil. Las formas de onda de la señal diferencial y de la señal de modo común obtenidas mediante simulación durante 4 veces se muestran en las Figuras 5 y 6.

Según la Figura 5, la distorsión es mínima cuando los retardos relativos son de 0,05T_ry 0,2T_rtener lugar. Especialmente cuando el retraso relativo es 0,05T_r, solo la colocación de aproximadamente 5 ps desde la señal diferencial hasta la forma de onda de la señal diferencial sin retardo relativo, de modo que el margen de establecimiento de la señal de datos aumenta en aproximadamente 5 ps mientras que el margen de retención disminuye en 5 ps. Aunque el margen de retención disminuye, esta cantidad de colocación es tan pequeña para el tiempo de retención de 242 ps. La secuenciación temporal puede evitarse. Para la situación cuando el retardo relativo es 0,5T_rla colocación de la forma de onda de la señal DQS ha alcanzado aproximadamente 60 ps. Aunque esta colocación aún se encuentra dentro de la categoría de sobre-medición, se debe prestar suficiente atención.

Según la Figura 6, el aumento de la colocación de fase conduce a una evidente fluctuación periódica en las ondas y al aumento gradual del rango. Cuando el retardo relativo es respectivamente 0,05T_r, 0,2T_ry 0,5T_rel valor máximo medido de la señal de modo común es respectivamente 61 mV, 176 mV y 430 mV, entre los cuales el valor más alto es siete veces el más bajo. El mayor rango de fluctuación es respectivamente 4,3%, 12% y 29%.

En conclusión, el resultado de la simulación es compatible con el resultado obtenido mediante el análisis del diagrama de la función matemática. Cuando el retardo relativo entre pares diferenciales es menor que 0,05T_rla influencia en las señales es bastante pequeña.

El período mínimo de reloj de la señal de salida en el terminal de salida se aplica para estimar la categoría de control de retardo relativo. Según el manual del componente, el período mínimo de reloj de los componentes es de 1,25 ns con una frecuencia de reloj de 800 MHz. De acuerdo con la Tabla 1, el retardo relativo debe controlarse dentro de 6,3 ps con una longitud de línea de transmisión de 35 mil. Aparentemente, este valor es mucho menor que la categoría de control del retardo relativo de 0,05T_ra través de la simulación. Por lo tanto, la categoría estimada de control de retraso relativo es relativamente conservadora, lo que es más específico que el resultado simulado.

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