Bare-Die-Verpackung ist eine Form der Verpackung, bei der der Chip direkt auf dem Substrat befestigt wird, um das IC-Gehäuse und die damit verbundenen parasitären Effekte zu eliminieren. Dieser Bereich wird von zwei Arten der Verbindungstechnik dominiert:Chip-on-Board (COB)und Flip-Chip. Beide Die-Level-Montagetechnologien werden unter demselben Oberbegriff klassifiziert, können jedoch hinsichtlich der Die-Ausrichtung, der Interconnect-Architektur und folglich in Bezug auf I/O-Dichte, Prozesskomplexität und elektrische Leistung unterschieden werden. Dieser Unterschied wird in nahezu jedem nachgelagerten Engineering-Projekt genutzt, einschließlich Substratdesign, Inspektionsmethoden und mehr.
COB vs Flip-Chip
In der COB-Montage wird der Chip mit der aktiven Schaltung vom Substrat weg zeigend auf seine Vorderseite gelegt. Feine Bonddrähte – üblicherweise aus Gold oder Kupfer – stellen die elektrische Verbindung von den peripheren Bondpads auf dem Chip zu diesen Pads auf dem Substrat her. Nach dem Bonden wird ein Glob-Top-Epoxidharz als Vergussmasse über die Drahtschleifen und den freiliegenden Chip aufgebracht, um ihn mechanisch zu schützen und gegenüber der Umgebung abzudichten.
Flip-Chip kehrt diese Anordnung um: Der Die wird mit der aktiven Seite nach unten montiert, wobei Lötbumps oder Kupfersäulen direkt auf der aktiven Oberfläche ausgebildet und mit passenden Substratpads darunter verbunden werden. Dies eliminiert Drahtschleifen vollständig und schafft einen deutlich kürzeren und direkteren elektrischen Pfad zwischen Die und Substrat. Anschließend wird ein Underfill-Epoxidharz eingebracht, um die Lötverbindungen mechanisch zu verstärken und den thermischen Ausdehnungsunterschied zwischen dem Silizium-Die und dem Substrat auszugleichen.
Diese strukturelle Unterscheidung – peripheres Drahtbonden gegenüber einer Flächenanordnung mit Bump-Verbindung – bildet die Grundlage für die wesentlichen Unterschiede zwischen den beiden Methoden, einschließlich des inhärenten elektrischen Leistungsvorteils der Flip-Chip-Technik: Kürzere Verbindungen führen direkt zu einer verringerten parasitären Induktivität und einem geringeren Widerstand, was insbesondere bei Hochgeschwindigkeits- und HF-Anwendungen von besonderer Bedeutung ist.
Überlegungen zur I/O-Dichte
In der COB-Montage wird die Anzahl der I/Os durch den Chipumfang begrenzt, da Drahtbondpads ausreichende Abstände benötigen, um Kurzschlüsse während des Bondens zu verhindern, und die Geometrie der Drahtschleifen zusätzliche praktische Einschränkungen auferlegt. Die Pinanzahl skaliert daher mit dem Umfang des Dies – ausreichend für Bauteile mittlerer Komplexität, aber zunehmend limitierend, wenn die Anforderungen an die Pinanzahl steigen.
Die Flip-Chip-Technologie umgeht diese Einschränkung durch eine Area-Array-Interconnect-Architektur. Da die Lötb bumps über die gesamte Chipoberfläche verteilt sind, anstatt auf die Ränder beschränkt zu sein, skaliert die I/O-Dichte mit der Chipfläche statt mit dem Umfang – und die Fläche nimmt im Verhältnis zum Umfang überproportional zu, wenn die Chipgröße wächst. Dies ermöglicht es Flip-Chip, deutlich höhere I/O-Anzahlen und feinere Bump-Pitches zu realisieren, wodurch es zur bevorzugten Verbindungsmethode für hochkomplexe Bauteile wie Prozessoren, FPGAs, ASICs und hochdichte Speicher wird, bei denen Drahtbonden bei der erforderlichen Pin-Dichte unpraktikabel wäre.
Prozess- und Ausrüstungserwägungen
Die-on-Board-Montage folgt einer gut etablierten Abfolge: Die-Befestigung, Drahtbonden (Ball- oder Keilbonden), Inspektion und Verguss. Die Prozesskontrolle konzentriert sich auf Parameter wie Bondzug- und Scherfestigkeit, Drahtschleifenprofil und Genauigkeit der Pad-Platzierung – Variablen, die vergleichsweise tolerant und in der gesamten Branche gut charakterisiert sind.
Die Flip-Chip-Montage umfasst eine anspruchsvollere Prozessabfolge. Die Bump-Bildung erfolgt typischerweise auf Wafer-Ebene vor der Vereinzelung der Dies, gefolgt von Hochpräzisionsplatziergeräten, die in der Lage sind, feine Ausrichttoleranzen einzuhalten, da die Genauigkeit der Bump-zu-Pad-Registrierung bei reduziertem Pitch entscheidend ist. Das Bonden wird je nach Bump-Zusammensetzung und Pitch über Reflow-, Thermokompressions- oder Thermosonic-Verfahren erreicht, gefolgt von Unterfüllauftrag und Aushärtung. Die Kombination aus Anforderungen an die Feinstpitch-Ausrichtung, zusätzlicher Wafer-Level-Vorbereitung und Herausforderungen bei der Verbindungsinspektion – Lötverbindungen sind unter dem Die verborgen und erfordernRöntgenoder akustische Mikroskopie zur Verifizierung, da eine direkte visuelle Inspektion nicht möglich ist – macht Flip-Chip im Vergleich zum Drahtbonden zu einem kapitalintensiveren und strengeren Prozess.
Eignung der Anwendung
COB wird im Allgemeinen bei kostenempfindlichen Designs mit moderaten I/O-Anforderungen eingesetzt, darunter Sensormodule, Smartcards, RFID-Komponenten, Treiber-ICs und LED-Arrays, bei denen die Reduzierung der Leiterplattenfläche Priorität hat, extreme I/O-Dichte oder elektrische Höchstleistung jedoch nicht. Die geringere Ausstattungsschwelle und die etablierte Prozessreife machen es zudem gut geeignet für Produktionsumgebungen mit hoher Variantenvielfalt und geringen Stückzahlen, in denen häufige Wechsel des Die-Typs erforderlich sind.
Flip-Chip wird typischerweise für Hochleistungs-, High-I/O- oder platzbeschränkte Anwendungen eingesetzt, bei denen die Dichte- und elektrischen Leistungsgrenzen des Drahtbondens zum bestimmenden Engpass werden – Prozessoren, HF-Front-End-Module, Hochgeschwindigkeitsspeicher und fortschrittliche System-in-Package-(SiP)-Designs, bei denen eine verringerte Verbindungslänge und parasitäre Induktivität messbare Leistungsvorteile bringen.
Die Auswahl zwischen den beiden Methoden sollte durch die I/O-Anforderungen, die thermischen und elektrischen Leistungsziele, die Kostenbeschränkungen, Überprüfungs- und Nacharbeitsaspekte sowie das Produktionsvolumen bestimmt werden – kein einzelner Ansatz ist universell vorzuziehen.
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Nützliche Ressourcen
•AOI-Test
•Via-in-Pad
•SMT-Gehäuse
•Vorteile der Box-Build-Montage
•Vom Prototyp zur Serienproduktion: Risikomanagement beim NPI-Scale-up mit einem HMLV-EMS-Partner
