Warum die Test-Escape-Rate auf die Testabdeckung zurückzuführen ist – nicht auf Zufall
Ein Testausreißer ist ein Defekt, der den In-Circuit-Test (ICT), Funktionstest (FCT) oder Boundary-Scan durchläuft, ohne erkannt zu werden, und erst später auffällt – bei der Endprüfung, im Feld oder im schlimmsten Fall im System eines Kunden. Ingenieure behandeln Testausreißer häufig als Problem der Prozesskontrolle: das Reflow-Profil verschärfen, die Bestückungsautomaten neu kalibrieren, einen weiteren AOI-Durchlauf hinzufügen. Diese Maßnahmen sind wichtig, aber sie beeinflussen nicht die Kennzahl, die tatsächlich bestimmt, ob ein Defekt entdeckt wird: die Testabdeckung.
Die Testabdeckung ist der Prozentsatz der Netze, Knoten und Funktionsblöcke einer Leiterplatte, die mit einer bestimmten Testmethode tatsächlich geprüft werden können. Wenn ein Netz weder über einen Prüfzugang noch über eine Boundary-Scan-Zelle noch über einen funktionalen Stimuluspfad verfügt, kann auch die ausgeklügeltste Testausrüstung keinen Kurzschluss oder eine Unterbrechung auf diesem Netz erkennen. Der Defekt bleibt nicht unentdeckt, weil das Testgerät schwach wäre – er bleibt unentdeckt, weil die Leiterplatte nie so entworfen wurde, dass er sichtbar wird.
Branchenquellen verdeutlichen, warum diese Obergrenze wichtig ist, auch wenn sie auf zwei unterschiedliche Arten gemessen wird. Allein der In-Circuit-Test kann bei ausreichendem Zugang zu Testpunkten etwa 70–90 % der Fertigungsfehler abfangen, während der Funktionstest das Systemverhalten abdeckt, das der ICT nicht erreichen kann – diese Zahl beschreibt die Fehlertypen, die eine einzelne Methode erfasst. Separat davon setzen häufig zitierte Benchmarks für Testabdeckung die Ziele für die Gesamtprüfstrategie bei über 95 % für Hochzuverlässigkeitsprodukte gegenüber 85–90 % für Unterhaltungselektronik an – diese Zahl beschreibt die strukturelle (Netz-/Knoten-)Abdeckung, auf die ein vollständiger Testplan unter Kombination mehrerer Methoden abzielt. Die beiden Zahlen sind nicht direkt vergleichbar, weisen aber auf dieselbe Schlussfolgerung hin: Keine einzelne Testmethode bringt ein Design auf das Abdeckungsniveau, das seine Produktklasse erfordert, und die Lücke muss in das Design eingeplant werden, statt sie im Test zu umgehen.
Deshalb gehört DFT in die Layoutprüfung und nicht in die nachträgliche Analyse der Testabteilung. Wenn eine Leiterplatte die Testabteilung erreicht, ist ihre Testbarkeit bereits festgelegt.
Testbarkeitsregeln für kritische Netze
Testpunkt-Exposition
• Jede Leitung, die Energieversorgung, Reset, Takt oder einen Single Point of Failure für einen Funktionsblock führt, sollte in einem eigenen Testpad enden – nicht nur in einer Via und nicht in einem Bauteilpad, das mit mehreren anderen Messpunkten geteilt wird.
• Der minimale Testpad-Durchmesser sollte zur verwendeten Probentechnologie passen (Nadelfeld vs. Flying-Probe); Flying-Probe erlaubt kleinere, enger beieinanderliegende Ziele, erhöht jedoch die Zykluszeit, sodass der Kompromiss bewusst und nicht standardmäßig eingegangen werden sollte.
• Test-Pads müssen sich auf einer einzigen, mit Prüfspitzen zugänglichen Seite der Leiterplatte befinden (typischerweise auf der Unterseite für Nadelbett-Prüfvorrichtungen) und frei von hohen Bauteilen, Steckverbindern und mechanischer Hardware bleiben, die den Weg der Prüfspitze behindern würden.
• Die Lötstoppmaske sollte nicht in die Oberfläche des Testpads hineinragen – ein überdecktes Pad wird vom Tester als Unterbrechung erkannt, selbst wenn die darunterliegende Verbindung einwandfrei ist.
Isoliertes Netzwerkdesign
• Wenn zwei Komponenten aus funktionalen Gründen ein Netz gemeinsam nutzen (Busleitungen, gekoppelte Versorgungsleitungen), fügen Sie einen Testpunkt in Serie oder eine normalerweise bestückte 0-Ohm-Verbindung ein, damit ein Fehler einer Seite der Verbindung zugeordnet werden kann, anstatt als mehrdeutiger Ausfall auf beiden Seiten gemeldet zu werden.
• Wenn zwei Leistungs- oder Massebereiche bewusst im Design miteinander verbunden werden, dokumentieren Sie dies ausdrücklich im Testverfahren – andernfalls wird ein ICT-Programm, das voneinander isolierte Bereiche erwartet, die beabsichtigte Verbindung als Kurzschluss werten, und ein einwandfreies Design wird als Defekt behandelt.
• Bei analogen Netzen mit Bauteilen enger Toleranz sollte der Testpunkt nahe am zu prüfenden Bauteil platziert werden, um zu vermeiden, dass Leiterbahnwiderstand und Streukapazitäten die parametrischen Messungen verfälschen.
Reservierung für Boundary-Scan (JTAG)
• Reservieren Sie TCK, TMS, TDI, TDO und TRST früh im Layout auf einer dedizierten Stiftleiste oder einem Testpunkt-Cluster – das nachträgliche Einfügen einer Boundary-Scan-Kette nach dem Routing ist weitgehend unpraktikabel.
• Überprüfen Sie, dass jedes IEEE‑1149.1‑konforme Bauteil im Design tatsächlich in den vorgesehenen Scanpfad eingebunden ist; ein Bauteil, das aus der Kette herausgelassen wird, unterbricht die Durchgangsprüfung für jedes nachfolgende Bauteil.
• Boundary Scan ist kein Ersatz für eine vollständige Testabdeckung: Es kann passive Bauelemente wie Widerstände und Kondensatoren nicht angemessen testen, keine Analogwerte messen oder die Stromversorgungsintegrität verifizieren und deckt nur Verbindungen zwischen Komponenten ab, die dem IEEE‑1149.1‑Standard entsprechen. Planen Sie für jedes passive Netzwerk und jede analoge Stufe, die die Scan-Kette nicht erreichen kann, eine ergänzende Testmethode – ICT, Flying Probe oder Funktionstest.
Der Dichte-Trade-off: Testabdeckung vs. Komponentenanzahl
Hochdichte Leiterplatten erzeugen einen strukturellen Zielkonflikt: Jeder Quadratmillimeter, der einer Testfläche zugewiesen wird, steht für Routing, Entkopplung oder die Platzierung von Bauteilen nicht mehr zur Verfügung. Bei Leiterplatten, die für ATE-Schnittstellenkarten, Industrie-Steuermodule oder kompakte Sensor-Frontends entwickelt werden, ist dieses Abwägen unvermeidlich – und DFT-Entscheidungen müssen komponentenweise statt nach pauschaler Richtlinie getroffen werden.
•Priorisieren Sie den Testzugang nach den Folgen eines Fehlers, nicht nach Bequemlichkeit.Netze, die einen vollständigen Funktionsausfall verursachen (Versorgungsschienen, Reset, Takt), erhalten eigene Testpads, selbst wenn dies zusätzliche Routingkanäle kostet; Netze mit einer redundanten oder selbstüberwachenden Funktion nachgeschaltet können eine verringerte Abdeckung tolerieren.
•Erwarten Sie, dass ein vollständiger Zugriff auf alle Testpunkte bei hoher Pin-Dichte und Hochgeschwindigkeitssignalisierung unpraktikabel wird.Die Implementierung eines 100%igen Testpunktzugangs ist selbst dann schwierig, wenn die Produktmargen die Kosten auffangen könnten, insbesondere bei Hochgeschwindigkeits-Leiterplatten mit differentiellen Signalen, bei denen Testpunkte häufig nicht zulässig sind, da die Stublänge und Kapazität einer Prüfkontaktfläche die Signalintegrität beeinträchtigen würden.
•Greifen Sie für bereichsweise knappe Pin-Belegungen auf Boundary-Scan oder Randsteckverbinder zurück,die oben genannten Abdeckungsbeschränkungen in Kauf zu nehmen, anstatt die Führung eines differentiellen Paares zu beeinträchtigen, um einen physischen Testpunkt darauf zu erzwingen.
•Schließen Sie die Lücke mit prüfungsbasierter Abdeckung, wo elektrische Tests nicht ausreichen.Für bottom-terminierte Gehäuse wie BGAs und QFNs erkennen geschlossene 3D-SPI- und 3D-AOI-Systeme Lotpasten- und Bestückungsfehler vor dem Reflow, undOffline-Röntgeninspektionmit Schrägwinkel-Funktion überprüft die Integrität der Lötverbindungen undEntleerungnach dem Reflow – Abdeckung von Ausfallarten, die kein Testpunktbudget elektrisch aufdecken würde.
•Nutzen Sie Rückverfolgbarkeit auf MES-Ebene, um eine verringerte Punktabdeckung auszugleichen.Ein intelligentes MES mit UID-basierter Rückverfolgbarkeit und Laserkennzeichnung wird einen Defekt im Test nicht erkennen, ermöglicht es einem Engineering-Team jedoch, einen Feldausfall bis auf die spezifische Leiterplatte, das Panel und den Prozessschritt zurückzuverfolgen – und so die Ursachenanalyse einzugrenzen, wenn sich Monate nach dem Versand ein Netz mit geringer Abdeckung als Ausfallursache herausstellt.
Nichts davon ersetzt die Testabdeckung; es verlagert lediglich, woher die Abdeckung stammt – elektrischer Test, optische/Röntgen-Inspektion oder Rückverfolgbarkeit – basierend darauf, was die tatsächliche Dichte der Leiterplatte zulässt.
Wo dies in diese Reihe passt
Dieser Artikel legt allgemeine DFT-Regeln fest, die für unterschiedliche Leiterplattentypen gelten. Ein verwandter Artikel in dieser Reihe befasst sich speziell damit, wie diese Prinzipien in PCBA-Designs für die Lebenswissenschaften umgesetzt werden, bei denen Bauteildichte, Signalisolierung und Testzugänglichkeit zusätzlichen, an die Endanwendung geknüpften Einschränkungen unterliegen. Leser, die an einer Leiterplatte für Diagnostik, Überwachung oder Laborinstrumentierung arbeiten, sollten diesen Artikel als DFT-Grundlage und den Beitrag zu Life Sciences als darauf aufbauende Anwendungsebene betrachten.
DFT-Design-Checkliste
Bevor Sie Gerber-Daten für die Bestückung freigeben, bestätigen Sie:
☐ Jeder Stromversorgungs-, Reset- und Taktnet verfügt über ein eigenes, ungehindertes Testpad
☐ Testpads befinden sich auf einer prüfbaren Seite und sind frei von hohen Bauteilen und mechanischer Hardware
☐ Die Lötstoppmaske bedeckt keine Prüfpads
☐ Gemeinsame oder gekoppelte Netze verfügen über einen Testpunkt oder eine 0-Ohm-Verbindung, die eine Fehlerisolierung ermöglicht
☐ TCK/TMS/TDI/TDO/TRST sind herausgeführt und jedes IEEE-1149.1-Gerät ist in der Scan-Kette bestätigt
☐ Für jedes Netz oder Bauteil, das von der Scan-Kette und dem ICT nicht erreicht werden kann, wird eine ergänzende Testmethode zugewiesen
☐ Für Bereiche mit hoher Dichte oder hoher Geschwindigkeit liegt eine dokumentierte Fallback-Lösung vor (Boundary-Scan, Inspektion oder Funktionstest) anstelle eines erzwungenen Testpads.
☐ Bottom-Terminated-Gehäuse (BGA/QFN) werden durch SPI/AOI/Röntgen abgedeckt, anstatt allein elektrischen Tests überlassen zu werden
Lassen Sie eine Datei überprüfen, bevor Sie Werkzeuge verwenden
Wenn sich eine Leiterplatte der Layoutfreigabe nähert, reichen Sie die Gerber-Dateien und die Stückliste (BOM) – sofern verfügbar mit eingeschlossener Testpunktlage – über den PCBCart-…Kostenloser DFM-Checkzusammen mit einemAngebot für Leiterplattenbestückunglegt die Datei einem technischen Prüfer vor, bevor mit der Werkzeugerstellung begonnen wird. Der kostenlose DFM-Check selbst ist um Fertigbarkeitsaspekte herum aufgebaut – Bohrungen, Signal-/Mischlagen, Power/Ground, Lötstoppmaske und Bestückungsdruckprüfungen – statt speziell um Testzugänglichkeit. Daher lohnt es sich, die oben genannten Checklistenpunkte in den Angebotsnotizen hervorzuheben, falls neben der Fertigbarkeitsprüfung auch ein DFT-fokussierter Blick gewünscht ist. PCBCart ist für seinen HMLV-PCBA-Fertigungsprozess nach IATF 16949 zertifiziert, mit 3D-SPI/AOI, Offline-Röntgen und Smart-MES-Rückverfolgbarkeitslinien, die die BGA/QFN-Inspektions- und Genealogielücken abdecken, auf die diese Checkliste hinweist.
Hilfreiche Ressourcen
Erstbemusterungsservice für alle Leiterplattenbestellungen
Vergleich von AOI, ICT und AXI und ihr Einsatzzeitpunkt bei der PCB-SMT-Bestückung
