Por qué la tasa de fallos en producción se remonta a la cobertura de pruebas, no al azar
Una fuga de prueba es un defecto que pasa a través de la prueba en circuito (ICT), la prueba funcional (FCT) o el boundary-scan sin ser señalado, y aparece más tarde: en la inspección final, en el campo o, en el peor de los casos, dentro del sistema de un cliente. Los ingenieros suelen tratar las fugas de prueba como un problema de control de procesos: ajustar el perfil de refusión, recalibrar la máquina de colocación, añadir otra pasada de AOI. Esas correcciones son importantes, pero no modifican la cifra que realmente determina si se detecta un defecto: la cobertura de prueba.
La cobertura de prueba es el porcentaje de las redes, nodos y bloques funcionales de una placa que un método de prueba determinado puede realmente ejercitar. Si una red no tiene acceso de sonda, ni celda de boundary-scan, ni ruta de estímulo funcional, ningún grado de sofisticación del equipo de prueba detectará un cortocircuito o un circuito abierto en esa red. El defecto no queda sin detectar porque el equipo de prueba sea deficiente, sino porque la placa nunca fue diseñada para exponerlo.
Las fuentes de la industria ilustran por qué este techo importa, aunque lo midan de dos maneras diferentes. La prueba en circuito por sí sola puede interceptar aproximadamente entre el 70 y el 90 % de los defectos de fabricación cuando el acceso a los puntos de prueba es adecuado, mientras que la prueba funcional cubre el comportamiento a nivel de sistema al que la ICT no puede llegar; esa cifra describe los tipos de defectos a los que llega un solo método. Por otro lado, los puntos de referencia de cobertura de prueba citados comúnmente sitúan los objetivos generales de la estrategia de prueba en más del 95 % para productos de alta fiabilidad frente al 85–90 % para la electrónica de consumo; esa cifra describe la cobertura estructural (red/nodo) a la que aspira un plan de pruebas completo, combinando múltiples métodos. Los dos números no son directamente comparables, pero apuntan a la misma conclusión: ningún método de prueba único lleva un diseño hasta el nivel de cobertura que requiere su clase de producto, y el déficit debe abordarse en el diseño, no intentarse compensar a través de las pruebas.
Por eso el DFT debe formar parte de la revisión del diseño, no de la autopsia posterior del departamento de pruebas. Para cuando una placa llega al área de pruebas, su capacidad de prueba ya está fijada.
Reglas de comprobabilidad para redes críticas
Exposición del punto de prueba
• Cada red que transporte alimentación, reinicio, reloj o un punto único de fallo para un bloque funcional debe terminar en una almohadilla de prueba dedicada, no solo en una vía ni en una almohadilla de componente compartida con otros puntos de medición.
• El diámetro mínimo de las almohadillas de prueba debe coincidir con la tecnología de sonda en uso (cama de clavos frente a sonda voladora); la sonda voladora tolera objetivos más pequeños y de paso más fino, pero añade tiempo de ciclo, por lo que la compensación debe decidirse deliberadamente, no por defecto.
• Las almohadillas de prueba deben ubicarse en un solo lado sondeable de la placa (normalmente la parte inferior para los dispositivos tipo “bed-of-nails”) y mantenerse alejadas de componentes altos, conectores y elementos mecánicos que puedan obstruir el recorrido de la sonda.
• La máscara de soldadura no debe invadir la superficie de la almohadilla de prueba; una almohadilla cubierta por máscara se lee como un circuito abierto para el equipo de prueba incluso cuando la unión debajo está en buen estado.
Diseño de red aislada
• Cuando dos componentes comparten una red por razones funcionales (líneas de bus, rieles de alimentación acoplados), inserta un punto de prueba en serie o un puente de 0 ohm normalmente poblado para que una falla pueda aislarse a un lado de la unión en lugar de reportarse como un fallo ambiguo en ambos.
• Si dos dominios de alimentación o tierra se conectan deliberadamente entre sí por diseño, documéntalo explícitamente en el procedimiento de prueba; de lo contrario, un programa de ICT escrito para esperar dominios aislados marcará la conexión intencional como un cortocircuito y un diseño legítimo será tratado como un defecto.
• Para redes analógicas con componentes de tolerancia estricta, mantén el punto de prueba cerca del componente bajo prueba para evitar que la resistencia de las pistas y la capacitancia parásita distorsionen las mediciones paramétricas.
Reserva de escaneo de límites (JTAG)
• Reserve TCK, TMS, TDI, TDO y TRST en un encabezado dedicado o en un conjunto de puntos de prueba desde las primeras etapas del diseño de la placa; adaptar posteriormente una cadena de escaneo de límites después del ruteo es en gran medida poco práctico.
• Confirme que cada dispositivo compatible con IEEE 1149.1 en el diseño esté realmente incluido en la ruta de escaneo prevista; dejar un dispositivo fuera de la cadena interrumpe la prueba de continuidad para cada dispositivo que esté después de él.
• El escaneo de límites no es un sustituto de una cobertura de prueba completa: no puede probar adecuadamente dispositivos pasivos como resistencias y condensadores, no puede medir valores analógicos ni verificar la integridad de la alimentación, y solo cubre las interconexiones entre componentes que cumplen con la norma IEEE 1149.1. Planifica un método de prueba complementario — ICT, sonda móvil o prueba funcional — para cada red pasiva y etapa analógica a la que la cadena de escaneo no pueda acceder.
La compensación de densidad: cobertura de pruebas vs. cantidad de componentes
Las placas de alta densidad generan un conflicto estructural: cada milímetro cuadrado destinado a una almohadilla de prueba es un milímetro cuadrado que no está disponible para el ruteo, el desacoplo o la colocación de componentes. En las placas diseñadas para tarjetas de interfaz ATE, módulos de control industrial o frontales de sensores compactos, esta compensación es inevitable, y las decisiones de DFT deben tomarse componente por componente en lugar de aplicarse mediante una política general.
•Prioriza el acceso a las pruebas según las consecuencias de los fallos, no según la comodidad.Las redes que provocan un fallo funcional total (líneas de alimentación, reinicio, reloj) obtienen pads de prueba dedicados incluso si esto cuesta canales de enrutamiento; las redes con una función redundante o de autocontrol aguas abajo pueden tolerar una cobertura reducida.
•Se espera que el acceso completo a los puntos de prueba se vuelva poco práctico con altas densidades de pines y señales de alta velocidad.Implementar un acceso del 100% a los puntos de prueba es difícil incluso cuando los márgenes del producto podrían absorber el costo, especialmente en las placas de señalización diferencial de alta velocidad donde a menudo no se permiten puntos de prueba, porque la longitud del stub y la capacitancia de una almohadilla de sonda degradarían la integridad de la señal.
•Recurra al escaneo de límites o a conectores de borde para las áreas con escasez de pines,aceptar las limitaciones de cobertura mencionadas anteriormente en lugar de comprometer el ruteo de un par diferencial para forzar la colocación de un punto de prueba físico en él.
•Cierre la brecha con una cobertura basada en inspección donde la prueba eléctrica no puede llegar.Para paquetes terminados en la parte inferior, como BGAs y QFNs, el SPI 3D y AOI 3D en circuito cerrado detectan defectos de pasta y colocación antes de la refusión, yinspección de rayos X fuera de líneacon capacidad de ángulo oblicuo verifica la integridad de las uniones de soldadura ymiccióndespués del refusión, abarcando modos de falla que ningún presupuesto de puntos de prueba podría exponer eléctricamente.
•Utilice la trazabilidad a nivel MES para compensar la reducción de la cobertura puntual.Un MES inteligente con trazabilidad basada en UID y marcado láser no detectará un defecto en la prueba, pero permite que un equipo de ingeniería rastree una falla en campo hasta la tarjeta, el panel y la etapa de proceso específicos, acotando el análisis de la causa raíz cuando una red de baja cobertura resulta ser el modo de falla meses después del envío.
Nada de esto reemplaza la cobertura de pruebas; redistribuye de dónde proviene la cobertura — pruebas eléctricas, inspección óptica/rayos X o trazabilidad — según lo que la densidad de la placa realmente permita.
Dónde encaja esto en esta serie
Este artículo establece reglas de DFT de propósito general que se aplican a todos los tipos de placas. Un artículo relacionado de esta serie analiza específicamente cómo se materializan estos principios en diseños de PCBA para ciencias de la vida, donde la densidad de componentes, el aislamiento de señales y el acceso de prueba conllevan restricciones adicionales vinculadas a la aplicación final. Los lectores que trabajen en una placa de diagnóstico, monitoreo o instrumentación de laboratorio deben considerar este artículo como la base de DFT y el texto sobre ciencias de la vida como la capa aplicada que se construye sobre ella.
Lista de verificación de diseño DFT
Antes de liberar los Gerbers para el ensamblaje, confirme:
☐ Cada red de alimentación, reinicio y reloj tiene una almohadilla de prueba dedicada y sin obstrucciones
☐ Las almohadillas de prueba se encuentran en un lado accesible por sonda y están libres de componentes altos y hardware mecánico
☐ La máscara de soldadura no cubre ninguna almohadilla de prueba
☐ Las redes compartidas o agrupadas tienen un punto de prueba o un enlace de 0 ohmios que permite el aislamiento de fallos
☐ TCK/TMS/TDI/TDO/TRST están引出，并且每个 IEEE 1149.1 设备都已在扫描链中确认
☐ Se asigna un método de prueba complementario a cada red o componente al que la cadena de escaneo y el ICT no pueden acceder
☐ Las áreas de alta densidad o alta velocidad tienen un método de respaldo documentado (escaneo de límites, inspección o prueba funcional) en lugar de una almohadilla de prueba forzada
☐ Los encapsulados con terminación inferior (BGA/QFN) se cubren mediante SPI/AOI/rayos X en lugar de dejarse únicamente a la prueba eléctrica
Obtén una revisión de archivo antes del mecanizado
Si una placa se dirige hacia la liberación del diseño, enviar los archivos Gerber y la lista de materiales (BOM), con la capa de puntos de prueba incluida, si está disponible, a través del servicio de PCBCartVerificación DFM gratuitajunto a unCotización de ensamblaje de PCBcoloca el archivo frente a un revisor de ingeniería antes de que comience el herramental. La Verificación DFM Gratuita en sí está construida en torno a elementos de fabricabilidad — perforación, capas de señal/mixtas, potencia/tierra, máscara de soldadura y serigrafía — más que específicamente en el acceso de prueba, por lo que vale la pena mencionar los puntos de la lista de verificación anteriores en las notas de la cotización si se desea una revisión enfocada en DFT junto con la aprobación de fabricabilidad. PCBCart cuenta con la certificación IATF 16949 para su proceso de ensamblaje PCBA HMLV, con SPI/AOI 3D, rayos X fuera de línea y líneas de trazabilidad Smart MES que cubren las brechas de inspección y genealogía de BGA/QFN que señala esta lista de verificación.
Recursos útiles
Servicio de Inspección del Primer Artículo en todos los pedidos de ensamblaje de PCB
Comparación de AOI, ICT y AXI y cuándo utilizarlos durante el ensamblaje SMT de PCB
