L’emballage à puce nue est une forme de conditionnement qui fixe directement la puce au substrat afin d’éliminer le boîtier du circuit intégré et les éléments parasites associés. Ce domaine est dominé par deux types d’interconnexion :Puce sur carte (COB)et flip chip. Ces deux technologies d’assemblage au niveau de la puce sont classées sous la même bannière, mais peuvent être différenciées en termes d’orientation de la puce, d’architecture d’interconnexion et, par conséquent, en termes de densité d’E/S, de complexité du procédé et de performances électriques. Cette différence est utilisée dans presque tous les projets d’ingénierie en aval, y compris la conception du substrat, les méthodes d’inspection et plus encore.
COB vs puce retournée
Dans l’assemblage COB, la puce est placée face vers le bas, avec les circuits actifs orientés à l’opposé du substrat. Un câblage fin – généralement en or ou en cuivre – assure l’interconnexion électrique des plages de connexion périphériques de la puce vers ces pastilles sur le substrat. Après le câblage, une encapsulation en époxy de type « glob-top » est appliquée sur les boucles de fils et sur la puce exposée afin de la protéger mécaniquement et de l’isoler de l’environnement extérieur.
La technologie flip-chip inverse cette configuration : la puce est montée face vers le bas, avec des plots de soudure ou des plots en cuivre formés directement sur la surface active et reliés à des pastilles correspondantes du substrat en dessous. Cela élimine entièrement les boucles de fils, établissant un trajet électrique nettement plus court et plus direct entre la puce et le substrat. Une résine d’underfill est ensuite déposée afin de renforcer mécaniquement les joints de soudure et d’atténuer le désaccord de dilatation thermique entre la puce en silicium et le substrat.
Cette distinction structurelle — le raccordement par fils en périphérie par opposition à une interconnexion en matrice de plots (area-array) — est à la base des principales différences entre les deux méthodes, y compris l’avantage intrinsèque du flip-chip en termes de performances électriques : des interconnexions plus courtes se traduisent directement par une inductance parasite et une résistance réduites, un facteur particulièrement important dans les applications à haute vitesse et en RF.
Considérations sur la densité d’E/S
Dans l’assemblage COB, le nombre d’entrées/sorties est limité par le périmètre de la puce, car les plots de connexion par fils nécessitent un espacement suffisant pour éviter les courts-circuits lors du bonding, et la géométrie des boucles de fil impose d’autres contraintes pratiques. Le nombre de broches évolue donc avec le périmètre de la puce — ce qui convient à des dispositifs de complexité modérée, mais devient de plus en plus limitant à mesure que les exigences en nombre de broches augmentent.
La technologie flip-chip contourne cette contrainte grâce à une architecture d’interconnexion en matrice répartie sur toute la surface. Étant donné que les bumps sont distribués sur l’ensemble de la surface de la puce plutôt que confinés à ses bords, la densité d’E/S évolue avec la surface de la puce plutôt qu’avec son périmètre — et la surface augmente de façon disproportionnée par rapport au périmètre à mesure que la taille de la puce croît. Cela permet au flip-chip de prendre en charge des nombres d’E/S nettement plus élevés et des pas entre bumps plus fins, ce qui en fait la méthode d’interconnexion privilégiée pour les dispositifs de grande complexité tels que les processeurs, les FPGA, les ASIC et les mémoires à haute densité, pour lesquels le wire bonding serait impraticable à la densité de broches requise.
Considérations relatives aux procédés et aux équipements
L’assemblage COB suit une séquence bien établie : fixation de la puce, connexion par fils (bille ou coin), inspection et encapsulation. Le contrôle du procédé se concentre sur des paramètres tels que la force d’arrachement et de cisaillement des liaisons, le profil de boucle du fil et la précision de positionnement des plots — des variables relativement tolérantes et bien caractérisées dans l’ensemble de l’industrie.
L’assemblage en technologie flip-chip implique une séquence de procédé plus exigeante. La formation des bumps est généralement réalisée au niveau de la tranche avant la singulation des puces, suivie par un équipement de placement de haute précision capable de tolérances d’alignement fines, car la précision de l’enregistrement bump‑vers‑plot est critique lorsque le pas est réduit. Le brasage est obtenu par refusion, thermocompression ou méthodes thermosoniques selon la composition et le pas des bumps, suivi par le dépôt et la polymérisation de l’underfill. La combinaison des exigences d’alignement à pas fin, de la préparation supplémentaire au niveau de la tranche et des difficultés d’inspection des joints — les joints de soudure étant dissimulés sous la puce et nécessitantRayons Xou la microscopie acoustique pour la vérification, étant donné que l’inspection visuelle directe n’est pas possible — fait du flip chip un procédé plus capitalistique et plus strictement contrôlé que le wire bonding.
Pertinence de l’application
La technologie COB est généralement appliquée aux conceptions sensibles aux coûts avec des exigences d’E/S modérées, notamment les modules de capteurs, les cartes à puce, les composants RFID, les circuits intégrés de commande et les matrices de LED, où la réduction de l’encombrement sur la carte est une priorité mais où une densité d’E/S extrême ou des performances électriques exceptionnelles ne le sont pas. Son seuil d’investissement en équipements plus faible et la maturité éprouvée de ses procédés la rendent également très adaptée aux environnements de production à forte diversité et faible volume, impliquant des changements fréquents de type de puce.
La technologie flip-chip est généralement réservée aux applications hautes performances, à fort nombre d’E/S ou contraintes en espace, où les limites de densité et de performances électriques du raccordement par fils deviennent la contrainte déterminante — processeurs, modules de front-end RF, mémoires haute vitesse et conceptions avancées de systèmes en boîtier (SiP), où la réduction de la longueur des interconnexions et de l’inductance parasite apporte des gains de performance mesurables.
La sélection entre les deux méthodes doit être déterminée par les exigences d’E/S de la puce, les objectifs de performance thermique et électrique, les contraintes de coût, les considérations d’inspection et de retouche, ainsi que le volume de production — aucune approche n’est universellement préférable.
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Ressources utiles
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