Pourquoi le taux d’évasion des tests remonte à la couverture des tests, et non au hasard
Une défaillance échappant aux tests est un défaut qui passe au travers du test en circuit (ICT), du test fonctionnel (FCT) ou du boundary-scan sans être signalé, et qui apparaît plus tard — lors de l’inspection finale, sur le terrain ou, dans le pire des cas, au sein du système d’un client. Les ingénieurs considèrent souvent les défaillances échappant aux tests comme un problème de contrôle de procédé : resserrer le profil de refusion, recalibrer la machine de pose, ajouter un autre passage d’AOI. Ces correctifs sont importants, mais ils n’influent pas sur le chiffre qui détermine réellement si un défaut sera détecté : la couverture de test.
La couverture de test est le pourcentage de nœuds, de nets et de blocs fonctionnels d’une carte qu’une méthode de test donnée peut réellement exercer. Si un net n’a aucun accès par sonde, aucune cellule de boundary-scan et aucun chemin de stimulus fonctionnel, aucun degré de sophistication du testeur ne permettra de détecter un court-circuit ou une coupure sur ce net. Le défaut n’est pas non détecté parce que le testeur est faible — il est non détecté parce que la carte n’a jamais été conçue pour le révéler.
Les sources de l’industrie montrent pourquoi ce plafond est important, même si elles le mesurent de deux manières différentes. Le test in-circuit à lui seul peut intercepter environ 70 à 90 % des défauts de fabrication lorsque l’accès aux points de test est adéquat, tandis que le test fonctionnel couvre le comportement au niveau système que l’ICT ne peut pas atteindre — ce chiffre décrit les types de défauts qu’une méthode unique permet de détecter. Par ailleurs, les références couramment citées en matière de couverture de test fixent les objectifs globaux de stratégie de test à plus de 95 % pour les produits à haute fiabilité, contre 85 à 90 % pour l’électronique grand public — ce chiffre décrit la couverture structurelle (réseau/nœud) visée par un plan de test complet, combinant plusieurs méthodes. Les deux chiffres ne sont pas directement comparables, mais ils conduisent à la même conclusion : aucune méthode de test unique ne permet à une conception d’atteindre le niveau de couverture exigé par sa catégorie de produit, et le déficit doit être pris en compte dès la conception, plutôt que contourné par les tests.
C’est pourquoi la DFT doit être intégrée à la revue de conception, et non au compte-rendu a posteriori du service test. Au moment où une carte arrive sur la ligne de test, sa testabilité est déjà figée.
Règles de testabilité pour les réseaux critiques
Exposition du point de test
• Chaque nœud transportant l’alimentation, le reset, l’horloge, ou constituant un point de défaillance unique pour un bloc fonctionnel doit se terminer sur une pastille de test dédiée — pas seulement sur un via, ni sur une pastille de composant partagée avec plusieurs autres points de mesure.
• Le diamètre minimal des pastilles de test doit correspondre à la technologie de sonde utilisée (matrice à pointes “bed-of-nails” vs. sonde volante) ; la sonde volante tolère des cibles plus petites et à pas plus serré mais augmente le temps de cycle, de sorte que le compromis doit être fait de manière délibérée, et non par défaut.
• Les pastilles de test doivent se trouver sur une seule face sondable de la carte (généralement le dessous pour les gabarits à lit de clous) et rester à l’écart des composants hauts, des connecteurs et des éléments mécaniques qui pourraient gêner le déplacement des pointes de test.
• Le vernis épargne ne doit pas empiéter sur la surface du pastille de test — une pastille recouverte de vernis est interprétée comme un circuit ouvert par le testeur, même si la liaison en dessous est correcte.
Conception de réseau isolé
• Lorsque deux composants partagent un nœud pour des raisons fonctionnelles (lignes de bus, rails d’alimentation groupés), insérez un point de test en série ou un cavalier de 0 ohm normalement monté afin qu’un défaut puisse être isolé d’un côté de la jonction plutôt que signalé comme une panne ambiguë affectant les deux.
• Si deux domaines d’alimentation ou de masse sont délibérément reliés ensemble par conception, documentez-le explicitement dans la procédure de test — sinon, un programme ICT conçu pour s’attendre à des domaines isolés signalera cette connexion intentionnelle comme un court-circuit, et un projet pourtant correct sera traité comme un défaut.
• Pour les réseaux analogiques comportant des composants à tolérance serrée, placez le point de test près du composant à tester afin d’éviter que la résistance des pistes et la capacité parasite ne faussent les mesures paramétriques.
Réservation de scan de frontière (JTAG)
• Réservez TCK, TMS, TDI, TDO et TRST sur un connecteur dédié ou un groupe de points de test dès le début du routage — adapter a posteriori une chaîne de boundary-scan après le routage est largement impraticable.
• Confirmez que chaque composant conforme à la norme IEEE 1149.1 dans la conception est effectivement inclus dans le chemin de scan prévu ; un seul composant omis de la chaîne interrompt le test de continuité pour tous les composants situés en aval.
• Le boundary scan ne remplace pas une couverture de test complète : il ne peut pas tester correctement les composants passifs tels que les résistances et les condensateurs, ne peut pas mesurer de valeurs analogiques ni vérifier l’intégrité de l’alimentation, et ne couvre que les interconnexions entre composants conformes à la norme IEEE 1149.1. Prévoyez une méthode de test complémentaire — ICT, flying probe ou test fonctionnel — pour chaque réseau passif et chaque étage analogique que la chaîne de scan ne peut pas atteindre.
Le compromis de densité : couverture de test vs. nombre de composants
Les cartes à haute densité créent un conflit structurel : chaque millimètre carré attribué à un point de test est un millimètre carré qui n’est plus disponible pour le routage, le découplage ou l’implantation des composants. Sur les cartes conçues pour des interfaces ATE, des modules de contrôle industriel ou des étages d’entrée de capteurs compacts, ce compromis est inévitable — et les décisions de DFT doivent être prises composant par composant plutôt qu’au moyen d’une politique uniforme.
•Donnez la priorité à l’accès aux tests en fonction des conséquences d’un échec, et non de la commodité.Les nets qui provoquent une défaillance fonctionnelle totale (alims, reset, horloge) obtiennent des pastilles de test dédiées même si cela coûte des canaux de routage ; les nets dont la fonction est redondante ou auto-vérifiée en aval peuvent tolérer une couverture réduite.
•Attendez-vous à ce que l’accès complet aux points de test devienne peu pratique avec une forte densité de broches et des signaux à haute vitesse.La mise en œuvre d’un accès à 100 % aux points de test est difficile, même lorsque les marges du produit peuvent absorber le coût, en particulier pour les cartes à signaux différentiels haute vitesse où les points de test ne sont souvent pas autorisés, car la longueur du stub et la capacité du plot de sonde dégraderaient l’intégrité du signal.
•Revenez au test par chaîne de bordure ou aux connecteurs de bord pour les zones à nombre de broches limité,accepter les limitations de couverture mentionnées ci-dessus plutôt que de compromettre le routage d’une paire différentielle pour y imposer un point de test physique.
•Réduisez l’écart grâce à une couverture basée sur l’inspection là où les tests électriques ne peuvent pas atteindre.Pour les boîtiers à terminaison inférieure tels que les BGA et les QFN, le SPI 3D et l’AOI 3D en boucle fermée détectent les défauts de pâte et de placement avant la refusion, etinspection par rayons X hors ligneavec capacité d’angle oblique, vérifie l’intégrité des joints de soudure etmictionaprès refusion — couvrant des modes de défaillance qu’aucun budget de points de test ne révélerait électriquement.
•Utilisez une traçabilité au niveau MES pour compenser la réduction de la couverture par points.Un MES intelligent avec traçabilité basée sur UID et marquage laser ne détectera pas un défaut lors du test, mais il permet à une équipe d’ingénierie de remonter une défaillance sur le terrain jusqu’à la carte, au panneau et à l’étape de processus spécifiques — ce qui resserre l’analyse des causes profondes lorsqu’un nœud à faible couverture s’avère être le mode de défaillance plusieurs mois après l’expédition.
Rien de tout cela ne remplace la couverture de test ; cela réalloue simplement la provenance de cette couverture — test électrique, inspection optique / par rayons X ou traçabilité — en fonction de ce que la densité de la carte permet réellement.
Où cela s’inscrit dans cette série
Cet article présente des règles DFT polyvalentes qui s’appliquent à tous les types de cartes. Un article connexe de cette série examine plus spécifiquement la manière dont ces principes se manifestent dans les conceptions de PCBA pour les sciences de la vie, où la densité des composants, l’isolation des signaux et l’accessibilité aux tests imposent des contraintes supplémentaires liées à l’application finale. Les lecteurs travaillant sur une carte de diagnostic, de surveillance ou d’instrumentation de laboratoire devraient considérer cet article comme la base en matière de DFT et l’article consacré aux sciences de la vie comme la couche appliquée qui vient s’y ajouter.
Liste de contrôle de conception DFT
Avant de publier les fichiers Gerber pour l’assemblage, confirmez :
☐ Chaque réseau d’alimentation, de réinitialisation et d’horloge possède une pastille de test dédiée et non obstruée
☐ Les pastilles de test se trouvent sur une face accessible à la sonde et sont dégagées des composants de grande hauteur et des éléments mécaniques
☐ Le vernis épargne ne recouvre aucun point de test
☐ Les réseaux partagés ou groupés disposent d’un point de test ou d’un cavalier de 0 ohm permettant l’isolation des défauts
☐ TCK/TMS/TDI/TDO/TRST sont déportés et chaque dispositif IEEE 1149.1 est confirmé dans la chaîne de balayage
☐ Une méthode de test complémentaire est attribuée à chaque nœud ou composant que la chaîne de scan et l’ICT ne peuvent pas atteindre
☐ Les zones à haute densité ou à haute vitesse disposent d’une solution de repli documentée (boundary scan, inspection ou test fonctionnel) au lieu d’un point de test imposé
☐ Les boîtiers à terminaison inférieure (BGA/QFN) sont couverts par SPI/AOI/rayon X plutôt que laissés aux seuls tests électriques
Obtenez une révision de fichier avant l’outillage
Si une carte se rapproche de la libération du routage, soumettez les fichiers Gerber et la nomenclature (BOM) — avec la couche de points de test incluse, si disponible — via le système de PCBCartVérification DFM gratuiteaux côtés d’unDevis d’assemblage de PCBplace le fichier devant un réviseur en ingénierie avant le début de l’outillage. Le contrôle DFM gratuit lui-même est construit autour d’éléments de fabricabilité — vérifications des perçages, des couches de signaux/mixtes, d’alimentation/masse, du vernis épargne et de la sérigraphie — plutôt que spécifiquement autour de l’accessibilité aux tests. Il vaut donc la peine de mentionner dans les notes du devis les éléments de la liste de contrôle ci-dessus si l’on souhaite, en plus de la validation de fabricabilité, un examen axé sur la testabilité (DFT). PCBCart est certifié IATF 16949 pour son processus d’assemblage PCBA HMLV, avec SPI/AOI 3D, rayons X hors ligne et lignes de traçabilité Smart MES qui couvrent les lacunes d’inspection et de généalogie BGA/QFN signalées par cette liste de contrôle.
Ressources utiles
Service d’inspection du premier article sur toutes les commandes d’assemblage de PCB
