Perché il tasso di fuga dei difetti risale alla copertura dei test, non al caso
Una fuga di test è un difetto che supera il test in-circuit (ICT), il test funzionale (FCT) o il boundary-scan senza essere segnalato e che emerge più tardi — al collaudo finale, sul campo o, nel peggiore dei casi, all’interno del sistema di un cliente. Gli ingegneri spesso considerano le fughe di test come un problema di controllo di processo: stringere il profilo di rifusione, ricalibrare la pick-and-place, aggiungere un altro passaggio di AOI. Queste correzioni sono importanti, ma non modificano il numero che in realtà determina se un difetto viene intercettato o meno: la copertura di test.
La copertura di test è la percentuale di reti, nodi e blocchi funzionali di una scheda che un determinato metodo di test può effettivamente esercitare. Se una rete non ha accesso tramite sonda, né una cella boundary-scan, né un percorso di stimolo funzionale, nessun livello di sofisticazione del tester potrà rilevare un corto o un circuito aperto su quella rete. Il difetto non rimane non rilevato perché il tester è debole — rimane non rilevato perché la scheda non è mai stata progettata per metterlo in evidenza.
Le fonti del settore illustrano perché questo limite superiore è importante, anche se lo misurano in due modi diversi. Il test in-circuit da solo può intercettare circa il 70–90% dei difetti di produzione quando l’accesso ai test point è adeguato, mentre il test funzionale copre il comportamento a livello di sistema che l’ICT non può raggiungere — questa cifra descrive le tipologie di difetti che un singolo metodo riesce a individuare. Separatamente, i benchmark di copertura di test comunemente citati fissano gli obiettivi complessivi di strategia di test al 95% o più per i prodotti ad alta affidabilità, contro l’85–90% per l’elettronica di consumo — questa cifra descrive la copertura strutturale (rete/nodo) a cui mira un piano di test completo, combinando più metodi. I due numeri non sono direttamente confrontabili, ma portano alla stessa conclusione: nessun singolo metodo di test porta un progetto al livello di copertura richiesto dalla sua classe di prodotto, e il divario deve essere gestito in fase di progettazione, non aggirato in fase di test.
Ecco perché la DFT appartiene alla revisione del layout, non all’analisi post-mortem del reparto test. Quando una scheda arriva all’area di collaudo, la sua testabilità è già definita.
Regole di testabilità per le reti critiche
Esposizione del punto di test
• Ogni net che trasporta alimentazione, reset, clock o che rappresenta un singolo punto di guasto per un blocco funzionale dovrebbe terminare in un pad di test dedicato — non semplicemente in una via e non in un pad di componente condiviso con diversi altri punti di misura.
• Il diametro minimo delle piazzole di test deve corrispondere alla tecnologia di sonda utilizzata (letto ad aghi vs. flying probe); il flying probe tollera target più piccoli e con passo più stretto ma aumenta il tempo di ciclo, quindi il compromesso dovrebbe essere valutato deliberatamente, non impostato come predefinito.
• I pad di test devono trovarsi su un unico lato sondabile della scheda (in genere quello inferiore per i dispositivi a “letto di chiodi”) e rimanere liberi da componenti alti, connettori e parti meccaniche che potrebbero ostacolare il movimento delle sonde.
• La solder mask non deve invadere la superficie del pad di test — un pad coperto dalla maschera viene interpretato dal tester come un circuito aperto anche quando la giunzione sottostante è integra.
Progettazione di rete isolata
• Quando due componenti condividono una net per motivi funzionali (linee bus, rail di alimentazione accoppiati), inserire un punto di test in serie o un collegamento da 0 ohm normalmente popolato, in modo che un guasto possa essere isolato a un solo lato della giunzione invece di essere segnalato come un errore ambiguo su entrambi.
• Se due domini di alimentazione o di massa sono deliberatamente collegati insieme per progetto, documentalo esplicitamente nella procedura di test — altrimenti un programma ICT scritto per aspettarsi domini isolati segnalerà il collegamento intenzionale come un cortocircuito, e un progetto legittimo verrà trattato come un difetto.
• Per le reti analogiche con componenti a tolleranza ristretta, posizionare il punto di test vicino al componente in prova per evitare che la resistenza delle piste e la capacità parassita alterino le misure parametriche.
Prenotazione Boundary Scan (JTAG)
• Riservare TCK, TMS, TDI, TDO e TRST su un connettore dedicato o su un gruppo di test point già nelle prime fasi del layout: aggiungere a posteriori una catena boundary-scan dopo il routing è in gran parte impraticabile.
• Conferma che ogni dispositivo conforme allo standard IEEE 1149.1 nel progetto sia effettivamente incluso nel percorso di scansione previsto; un solo dispositivo lasciato fuori dalla catena interrompe il test di continuità per ogni dispositivo a valle.
• Il boundary scan non è un sostituto di una copertura di test completa: non può testare correttamente i dispositivi passivi come resistori e condensatori, non può misurare valori analogici o verificare l’integrità dell’alimentazione e copre solo le interconnessioni tra componenti che rispettano lo standard IEEE 1149.1. Pianifica un metodo di test complementare — ICT, flying probe o test funzionale — per ogni rete passiva e stadio analogico a cui la catena di scan non può accedere.
Il compromesso di densità: copertura dei test vs. numero di componenti
Le schede ad alta densità creano un conflitto strutturale: ogni millimetro quadrato destinato a un pad di test è un millimetro quadrato non disponibile per il routing, il disaccoppiamento o il posizionamento dei componenti. Sulle schede realizzate per schede di interfaccia ATE, moduli di controllo industriale o front-end di sensori compatti, questo compromesso è inevitabile — e le decisioni DFT devono essere prese componente per componente piuttosto che tramite una politica generale.
•Dai priorità all’accesso ai test in base alle conseguenze dei guasti, non alla comodità.Le reti che causano un guasto funzionale totale (linee di alimentazione, reset, clock) ricevono pad di test dedicati anche se ciò comporta un costo in termini di canali di instradamento; le reti con una funzione ridondante o autocontrollata a valle possono tollerare una copertura ridotta.
•Aspettati che l’accesso completo ai punti di test diventi impraticabile con un’elevata densità di pin e segnali ad alta velocità.Implementare un accesso ai punti di test al 100% è difficile anche quando i margini di prodotto potrebbero assorbirne il costo, in particolare per le schede con segnali differenziali ad alta velocità in cui i punti di test spesso non sono consentiti, perché la lunghezza dello stub e la capacità del pad di sonda degraderebbero l’integrità del segnale.
•Ripiegare sul boundary scan o sui connettori di bordo per le aree con pochi pin,accettare le limitazioni di copertura sopra menzionate piuttosto che compromettere il routing di una coppia differenziale per forzarvi l’inserimento di un punto di test fisico.
•Colma il divario con una copertura basata su ispezione dove il test elettrico non può arrivare.Per i package con terminazione inferiore come BGA e QFN, i sistemi chiusi ad anello di SPI 3D e AOI 3D individuano i difetti di pasta saldante e di posizionamento prima del riflusso, eispezione a raggi X off-linecon capacità ad angolo obliquo verifica l’integrità delle giunzioni di saldatura eminzionedopo il riflusso — coprendo modalità di guasto che nessun budget di punti di test potrebbe rivelare elettricamente.
•Utilizza la tracciabilità a livello MES per compensare la riduzione della copertura puntuale.Un MES intelligente con tracciabilità basata su UID e marcatura laser non intercetterà un difetto in fase di test, ma consente a un team di ingegneria di rintracciare un guasto in campo fino alla specifica scheda, pannello e fase di processo, restringendo l’analisi della causa radice quando, mesi dopo la spedizione, si scopre che una rete a bassa copertura è la modalità di guasto.
Nulla di tutto ciò sostituisce la copertura dei test; ridefinisce dove la copertura proviene — test elettrico, ispezione ottica/raggi X o tracciabilità — in base a ciò che la densità della scheda consente effettivamente.
Dove si inserisce questo in questa serie
Questo articolo espone regole DFT generali che si applicano a tutti i tipi di schede. Un articolo correlato in questa serie esamina nello specifico come questi principi si concretizzano nei progetti di PCBA per le scienze della vita, in cui densità dei componenti, isolamento dei segnali e accesso ai test comportano vincoli aggiuntivi legati all’applicazione finale. I lettori che lavorano su una scheda per diagnostica, monitoraggio o strumentazione da laboratorio dovrebbero considerare questo articolo come le fondamenta DFT e l’articolo sulle scienze della vita come lo strato applicativo che vi si sovrappone.
Lista di controllo per la progettazione DFT
Prima di rilasciare i file Gerber per l’assemblaggio, confermare:
☐ Ogni rete di alimentazione, reset e clock ha un pad di test dedicato e non ostruito
☐ I pad di test si trovano su un lato sondabile e sono liberi da componenti alti e da hardware meccanico
☐ La maschera di saldatura non copre alcuna piazzola di test
☐ Le reti condivise o accoppiate hanno un punto di test o un collegamento da 0 ohm che consente l’isolamento dei guasti
☐ TCK/TMS/TDI/TDO/TRST sono esposti e ogni dispositivo IEEE 1149.1 è confermato nella catena di scansione
☐ A ogni rete o componente che la catena di scan e l’ICT non possono raggiungere viene assegnato un metodo di collaudo complementare
☐ Le aree ad alta densità o ad alta velocità hanno una soluzione di fallback documentata (boundary scan, ispezione o test funzionale) invece di un pad di test forzato
☐ I package con terminazione inferiore (BGA/QFN) sono coperti da SPI/AOI/raggi X piuttosto che essere lasciati al solo collaudo elettrico
Ottieni una revisione del file prima della lavorazione
Se una scheda si avvia verso il rilascio del layout, l’invio dei file Gerber e della BOM — includendo il layer dei punti di test, se disponibile — tramite il servizio di PCBCartControllo DFM gratuitoinsieme a unPreventivo per assemblaggio PCBinvia il file a un revisore di progettazione prima dell’avvio dell’attrezzaggio. Il controllo DFM gratuito è strutturato intorno a elementi di producibilità — controlli di foratura, strato segnale/misto, alimentazione/massa, solder mask e serigrafia — piuttosto che specificamente all’accesso di test, quindi vale la pena evidenziare gli elementi della checklist sopra nelle note del preventivo se si desidera, oltre al controllo di producibilità, anche una revisione focalizzata sul DFT. PCBCart è certificata IATF 16949 per il suo processo di assemblaggio PCBA HMLV, con SPI/AOI 3D, raggi X off-line e linee di tracciabilità Smart MES che coprono le lacune di ispezione e genealogia BGA/QFN evidenziate da questa checklist.
Risorse utili
Servizio di ispezione del primo articolo su tutti gli ordini di assemblaggio PCB
Confronto tra AOI, ICT e AXI e quando utilizzarli durante l’assemblaggio SMT di PCB
