なぜテストエスケープ率は偶然ではなくテストカバレッジに起因するのか
テストエスケープとは、インサーキットテスト（ICT）、ファンクショナルテスト（FCT）、あるいはバウンダリスキャンで検出されずに通過してしまい、その後、最終検査やフィールド、あるいは最悪の場合は顧客のシステム内部で発覚する欠陥のことです。エンジニアはしばしばテストエスケープをプロセス管理上の問題として扱い、リフロープロファイルを厳しくしたり、チップマウンタを再較正したり、AOI（自動外観検査）の工程を追加したりします。これらの対策は重要ですが、欠陥が実際に捕捉されるかどうかを左右する本質的な指標、すなわちテストカバレッジそのものを改善するわけではありません。
テストカバレッジとは、特定のテスト手法によって実際に検証できる基板上のネット、ノード、および機能ブロックの割合を指します。あるネットにプローブアクセスもバウンダリスキャンセルも機能的な刺激経路もない場合、テスタがどれほど高性能であっても、そのネット上のショートやオープンを検出することはできません。その欠陥が未検出のままであるのはテスタが非力だからではなく、その欠陥を露出させるように基板が設計されていなかったからです。
業界関係者の情報は、この上限がなぜ重要かを示しているが、その測定方法は2つの異なるアプローチに基づいている。インサーキットテスト（ICT）のみでも、テストポイントへのアクセスが十分であれば、製造不良のおよそ70～90％を検出できる。一方で、機能テストは、ICTでは到達できないシステムレベルの挙動をカバーする――この数値は、単一の手法が到達し得る不良の種類を示している。これとは別に、よく引用されるテストカバレッジのベンチマークでは、高信頼性製品における全体的なテスト戦略の目標は95％以上、民生電子機器では85～90％とされている――この数値は、複数の手法を組み合わせた完全なテスト計画が目指す構造的（ネット／ノード）カバレッジを示している。両者の数値は直接比較できないが、同じ結論を指し示している。すなわち、単一のテスト手法だけでは、その製品クラスに求められるカバレッジ水準には到達できず、その不足分は「テストで埋め合わせる」のではなく、「設計段階で織り込む」必要があるということだ。
これが、DFT がテスト部門の事後検証ではなく、レイアウトレビューに属する理由です。基板がテストフロアに到達する時点で、そのテスト容易性はすでに固定されているのです。
クリティカルネットのテスタビリティ規則
テストポイントの露出
・電源、リセット、クロック、または機能ブロックにとって単一点故障となり得るすべてのネットは、専用のテストパッドで終端させる必要があります。これは単なるビアや、他の複数の測定ポイントと共有された部品パッドであってはなりません。
・最小テストパッド径は、使用するプローブ技術（ベッド・オブ・ネイル方式かフライングプローブ方式か）に合わせる必要があります。フライングプローブは、より小さくピッチの狭いターゲットに対応できますが、サイクルタイムが増加するため、そのトレードオフはデフォルトではなく、意図的に判断すべきです。
• テストパッドは、ボードの片面（通常はベッド・オブ・ネイル治具の場合は底面）にのみ配置し、プローブの動きを妨げる高い部品、コネクタ、および機構部品から離しておかなければならない。
・テストパッドの表面にはソルダーレジストがかからないようにしてください。下の接合部が健全であっても、レジストで覆われたパッドはテスターにはオープンとして検出されます。
分離ネット設計
・機能上の理由（バスライン、連結された電源レールなど）で2つのコンポーネントが同一ネットを共有している場合、直列のテストポイント、または通常実装される0オームリンクを挿入し、故障が両方にまたがるあいまいな不良として報告されるのではなく、接続点の一方の側に切り分けられるようにすること。
・2つの電源ドメインまたはグラウンドドメインが設計上の意図として接続されている場合、そのことをテスト手順書に明示的に記載してください。そうしないと、分離されたドメインを想定して作成されたICTプログラムは、その意図的な接続をショートとして検出し、正しい設計が不良として扱われてしまいます。
・タイトトレランスの部品を含むアナログネットでは、パラメトリック測定が配線抵抗や浮遊容量によって歪められないよう、テストポイントは被測定部品の近くに配置してください。
バウンダリスキャン（JTAG）予約
・レイアウト初期の段階で、専用のヘッダーまたはテストポイントクラスター上に TCK、TMS、TDI、TDO、および TRST を確保しておくこと。配線完了後にバウンダリスキャンチェーンを後付けするのは、ほとんど現実的ではない。
・設計内のすべての IEEE 1149.1 準拠デバイスが、想定したスキャンパスに実際に含まれていることを確認すること。チェーンから 1 つのデバイスでも外れると、その下流にあるすべてのデバイスの連続性テストができなくなる。
・バウンダリスキャンは完全なテストカバレッジの代替にはなりません。抵抗やコンデンサなどの受動素子を適切にテストすることはできず、アナログ値の測定や電源インテグリティの検証も行えません。また、IEEE 1149.1 規格に準拠したコンポーネント間の相互接続のみが対象となります。スキャンチェーンが到達できないすべての受動ネットワークおよびアナログ段について、ICT、フライングプローブ、または機能テストなどの補完的なテスト手法を計画してください。
密度のトレードオフ：テストカバレッジ vs コンポーネント数
高密度基板では構造的なジレンマが生じます。テストパッドに割り当てられた 1 平方ミリメートルは、配線、デカップリング、または部品配置に利用できない 1 平方ミリメートルだからです。ATE インターフェースカード、産業用制御モジュール、あるいは小型センサーフロントエンド向けに製作された基板では、このトレードオフは避けられず、DFT に関する判断は一律の方針ではなく、部品ごとに行う必要があります。
•利便性ではなく、失敗した場合の影響度に基づいてテストアクセスの優先順位を付けること。電源レール、リセット、クロックなど、全体的な機能停止を引き起こす可能性のあるネットには、配線チャネルを犠牲にしてでも専用のテストパッドを設ける。一方、下流で冗長性や自己検査機能を持つネットは、カバレッジの低下を許容できる。
・ピン密度が高く、高速信号伝送を行う場合、完全なテストポイントアクセスを確保することは現実的ではなくなると予想されます。製品のマージンがコスト増を吸収できる場合であっても、テストポイントへのアクセスを100％実装することは困難です。特に、高速差動信号ボードでは、プローブパッドのスタブ長や容量によって信号品質が劣化してしまうため、テストポイントが許可されないことが多いからです。
・ピン数が不足している領域では、バウンダリスキャンまたはエッジコネクタにフォールバックしてください。上記に示したカバレッジの制限を受け入れ、物理的なテストポイントを無理に設けるために差動ペアの配線を損なうようなことはしない。
•電気試験が届かない箇所を、検査ベースのカバレッジで埋める。BGA や QFN などのボトムターミネーテッドパッケージに対しては、クローズドループ 3D SPI および 3D AOI により、リフロー前にペーストおよび実装不良を検出し、オフラインX線検査斜め角度機能により、はんだ接合部の信頼性を検証し、排尿リフロー後――テストポイントの予算では電気的に露呈しない故障モードを網羅する。
•MESレベルのトレーサビリティを活用して、ポイントカバレッジの低下を補う。UID ベースのトレーサビリティとレーザーマーキングを備えたスマート MES は、テスト時に不良を検出することはできませんが、エンジニアリングチームがフィールドでの故障を特定の基板、パネル、および工程ステップまで遡って追跡できるようにします。これにより、出荷から数か月後に低カバレッジのネットが故障モードであることが判明した場合でも、根本原因解析の範囲を絞り込むことができます。
これらのいずれもテストカバレッジを置き換えるものではなく、基板の実際の実装密度によって許容される範囲に応じて、カバレッジの取得元を電気的テスト、光学／X線検査、あるいはトレーサビリティの間で再配分するものです。
このシリーズにおける位置づけ
この記事では、あらゆるボードタイプに共通して適用できる汎用的なDFTルールを示します。本シリーズの関連する別の記事では、これらの原則がライフサイエンス向けPCBA設計において具体的にどのように適用されるかを取り上げています。そこでは、部品実装密度、信号アイソレーション、テストアクセスが、最終アプリケーションに紐づく追加の制約を伴う形で検討されます。診断機器、モニタリング機器、あるいは実験室用計測機器向けのボードに取り組んでいる読者は、本記事をDFTの基礎として捉え、その上に重ねる応用編としてライフサイエンス向けの記事を参照してください。
DFT設計チェックリスト
組立用のガーバーデータをリリースする前に、次の点を確認してください。
☐ すべての電源、リセット、およびクロックネットには、専用で障害物のないテストパッドがある
☐ テストパッドはプローブ可能な一方の面に配置されており、高さのある部品や機械的ハードウェアから離れていること
☐ ソルダーマスクがいかなるテストパッドも覆っていないこと
☐ 共有または連結されたネットには、故障の切り分けを可能にするテストポイントまたは 0Ω リンクが設けられている
☐ TCK/TMS/TDI/TDO/TRST が引き出されており、すべての IEEE 1149.1 デバイスがスキャンチェーン内で確認されていること
☐ スキャンチェーンおよびICTでアクセスできないすべてのネットまたはコンポーネントには、補完的なテスト手法が割り当てられている
☐ 高密度または高速エリアでは、強制的なテストパッドの代わりに、バウンダリスキャン、検査、または機能テストなどの文書化されたフォールバック手段が用意されている
☐ ボトムターミネーテッドパッケージ（BGA/QFN）は、電気的試験のみに任せるのではなく、SPI/AOI/X線検査の対象とする
ツーリングの前にファイルレビューを受ける
基板がレイアウトリリースに向かっている場合、PCBCart の～を通じて、可能であればテストポイント層を含む Gerber と BOM を提出してください無料DFMチェックと並んでPCBアセンブリ見積もりツーリングが開始される前に、エンジニアリングレビュー担当者の前にファイルを提出します。Free DFM チェック自体は、テストアクセスそのものではなく、製造容易性に関する項目――ドリル、シグナル／混在層、電源／グラウンド、ソルダーマスク、シルクスクリーンのチェック――を中心に構成されているため、製造性確認とあわせて DFT に焦点を当てたレビューも望む場合は、上記チェックリスト項目を見積もりの備考欄で明示しておく価値があります。PCBCart は HMLV PCBA 実装プロセスについて IATF 16949 認証を取得しており、3D SPI/AOI、オフライン X 線検査、および BGA/QFN 検査とトレーサビリティ（系譜管理）のギャップをカバーする Smart MES トレーサビリティラインを備えています。
役立つリソース
