เหตุใดอัตราการ缺陷หลุด检จึงย้อนกลับไปที่ความครอบคลุมของการทดสอบ ไม่ใช่เรื่องของโชค
การหลุดรอดจากการทดสอบคือข้อบกพร่องที่ผ่านการทดสอบแบบอินเซอร์กิต (ICT) การทดสอบการทำงาน (FCT) หรือบาวดารีสแกนโดยไม่ถูกตรวจพบ และไปปรากฏในภายหลัง — ที่การตรวจสอบขั้นสุดท้าย ในการใช้งานภาคสนาม หรือในกรณีที่เลวร้ายที่สุด ภายในระบบของลูกค้า วิศวกรมักมองการหลุดรอดจากการทดสอบว่าเป็นปัญหาการควบคุมกระบวนการ: ปรับโปรไฟล์รีโฟลว์ให้เข้มงวดขึ้น ปรับเทียบเครื่องวางชิ้นส่วนใหม่ เพิ่มรอบการตรวจสอบด้วย AOI อีกครั้ง การแก้ไขเหล่านั้นมีความสำคัญ แต่ไม่ได้เปลี่ยนตัวเลขที่เป็นตัวกำหนดจริงๆ ว่าข้อบกพร่องจะถูกตรวจจับได้หรือไม่: ความครอบคลุมของการทดสอบ
ความครอบคลุมของการทดสอบคือเปอร์เซ็นต์ของเน็ต โหนด และบล็อกฟังก์ชันบนบอร์ดที่วิธีการทดสอบที่กำหนดสามารถทดสอบได้จริง หากเน็ตใดไม่มีจุดวัดสัญญาณ ไม่มีเซลล์ boundary-scan และไม่มีเส้นทางกระตุ้นการทำงาน ไม่ว่าตัวทดสอบจะล้ำหน้าขนาดไหนก็ไม่สามารถตรวจจับการลัดวงจรหรือการขาดวงจรบนเน็ตนั้นได้ ข้อบกพร่องไม่ได้ไม่ถูกตรวจพบเพราะตัวทดสอบอ่อนแอ — แต่มันไม่ถูกตรวจพบเพราะบอร์ดไม่เคยถูกออกแบบมาให้แสดงข้อบกพร่องนั้นออกมา
แหล่งข้อมูลในอุตสาหกรรมแสดงให้เห็นอย่างชัดเจนว่าทำไมเพดานนี้จึงมีความสำคัญ แม้ว่าพวกเขาจะวัดมันด้วยสองวิธีที่แตกต่างกันก็ตาม การทดสอบแบบอินเซอร์กิตเพียงอย่างเดียวสามารถดักจับข้อบกพร่องในการผลิตได้ประมาณ 70–90% เมื่อมีการเข้าถึงจุดทดสอบอย่างเพียงพอ โดยการทดสอบการทำงานจะครอบคลุมพฤติกรรมในระดับระบบที่ ICT ไม่สามารถเข้าถึงได้ — ตัวเลขนั้นอธิบายถึงประเภทของข้อบกพร่องที่วิธีการเดียวสามารถครอบคลุมได้ แยกต่างหาก มาตรฐานอ้างอิงที่ใช้กันทั่วไปสำหรับความครอบคลุมของการทดสอบ กำหนดเป้าหมายกลยุทธ์การทดสอบโดยรวมไว้ที่มากกว่า 95% สำหรับผลิตภัณฑ์ที่ต้องการความเชื่อถือได้สูง เทียบกับ 85–90% สำหรับอุปกรณ์อิเล็กทรอนิกส์สำหรับผู้บริโภค — ตัวเลขนั้นอธิบายถึงความครอบคลุมเชิงโครงสร้าง (เน็ต/โหนด) ที่แผนการทดสอบเต็มรูปแบบมุ่งหวัง โดยเป็นการผสมผสานหลายวิธีเข้าด้วยกัน ตัวเลขทั้งสองไม่สามารถนำมาเปรียบเทียบกันได้โดยตรง แต่ชี้ไปสู่ข้อสรุปเดียวกันคือ ไม่มีวิธีการทดสอบวิธีเดียวใดที่ทำให้การออกแบบมีระดับความครอบคลุมตามที่คลาสของผลิตภัณฑ์นั้นต้องการได้ และช่องว่างที่ขาดนั้นจำเป็นต้องถูกออกแบบรองรับไว้ ไม่ใช่หวังจะอุดด้วยการทดสอบ
นี่คือเหตุผลว่าทำไม DFT จึงควรอยู่ในขั้นตอนการตรวจสอบเลย์เอาต์ ไม่ใช่ในการวิเคราะห์ย้อนหลังของแผนกทดสอบ เพราะเมื่อบอร์ดมาถึงขั้นตอนการทดสอบแล้ว ความสามารถในการทดสอบของมันก็ถูกกำหนดตายตัวไปเรียบร้อยแล้ว
กฎการทดสอบได้สำหรับเน็ตสำคัญ
การเปิดเผยจุดทดสอบ
• สายสัญญาณทุกเส้นที่นำไฟฟ้า รีเซ็ต นาฬิกา หรือเป็นจุดล้มเหลวเพียงจุดเดียวของบล็อกฟังก์ชัน ควรสิ้นสุดที่แผ่นทดสอบเฉพาะทาง ไม่ใช่แค่ผ่านรูเชื่อมต่อ (via) และไม่ใช่ขาแพดของอุปกรณ์ที่ใช้ร่วมกับจุดวัดอื่นหลายจุด
• เส้นผ่านศูนย์กลางแผ่นทดสอบขั้นต่ำควรให้สอดคล้องกับเทคโนโลยีโพรบที่ใช้งาน (เตียงหมุดทดสอบเทียบกับโพรบแบบบินได้) โดยโพรบแบบบินได้สามารถรองรับเป้าหมายที่มีขนาดเล็กกว่าและระยะพิชช์ที่แคบกว่าได้ แต่จะเพิ่มเวลาในรอบการทดสอบ ดังนั้นควรตัดสินใจเลือกโดยมีการพิจารณาอย่างรอบคอบ ไม่ใช่ใช้เป็นค่ามาตรฐานโดยอัตโนมัติ
• แผ่นทดสอบต้องอยู่บนด้านเดียวของแผงวงจรที่สามารถใช้หัวโพรบแตะได้ (มักจะเป็นด้านล่างสำหรับฟิกซ์เจอร์แบบเตียงตะปู) และต้องเว้นระยะให้ห่างจากชิ้นส่วนที่มีความสูง ขั้วต่อ และฮาร์ดแวร์เชิงกลที่อาจกีดขวางเส้นทางการเคลื่อนที่ของหัวโพรบ
• มาสก์บัดกรีต้องไม่ล้ำเข้ามาบนพื้นผิวของแผ่นทดสอบ — แผ่นที่ถูกเคลือบมาสก์จะถูกอ่านว่าเป็นวงจรเปิดโดยเครื่องทดสอบ แม้ว่าข้อต่อบัดกรีด้านล่างจะสมบูรณ์ดีก็ตาม
การออกแบบเครือข่ายแบบแยกตัว
• เมื่อมีสองคอมโพเนนต์ใช้เน็ตร่วมกันด้วยเหตุผลด้านฟังก์ชันการทำงาน (เช่น สายบัส รางจ่ายไฟแบบพ่วง) ให้ใส่จุดทดสอบแบบอนุกรมหรือใส่ลิงก์ 0 โอห์มที่ปกติจะต้องติดตั้งไว้ เพื่อให้สามารถแยกหาข้อบกพร่องไปยังด้านใดด้านหนึ่งของจุดเชื่อมต่อได้ แทนที่จะถูกรายงานเป็นความล้มเหลวที่ไม่ชัดเจนทั้งสองด้าน
• หากโดเมนของไฟเลี้ยงหรือกราวด์สองชุดถูกผูกให้เชื่อมต่อกันโดยตั้งใจตามการออกแบบ ให้บันทึกระบุไว้อย่างชัดเจนในขั้นตอนการทดสอบ มิฉะนั้น โปรแกรม ICT ที่ถูกเขียนให้คาดหวังว่าโดเมนต้องแยกจากกันจะมองการเชื่อมต่อนั้นว่าเป็นการลัดวงจร และทำให้การออกแบบที่ถูกต้องตามจริงถูกมองว่าเป็นข้อบกพร่อง
• สำหรับเน็ตอนาล็อกที่มีคอมโพเนนต์ค่าความคลาดเคลื่อนต่ำ ให้วางจุดทดสอบไว้ใกล้กับคอมโพเนนต์ที่ต้องการทดสอบเพื่อหลีกเลี่ยงไม่ให้ค่าความต้านทานของลายวงจรและค่าคาปาซิแตนซ์รั่วไหลทำให้การวัดพารามิเตอร์คลาดเคลื่อน
การจอง Boundary Scan (JTAG)
• สำรองขา TCK, TMS, TDI, TDO และ TRST ไว้บนเฮดเดอร์เฉพาะหรือกลุ่มจุดทดสอบตั้งแต่ต้นในขั้นตอนเลย์เอาต์ — การมาปรับเพิ่มสายโซ่ boundary-scan ภายหลังจากการรูตแล้วนั้นแทบจะทำได้ยากมาก
• ยืนยันว่าอุปกรณ์ทุกตัวที่สอดคล้องตามมาตรฐาน IEEE 1149.1 ในดีไซน์ถูกใส่ไว้ในเส้นทางสแกนที่ต้องการจริง ๆ; หากมีอุปกรณ์ตัวใดตัวหนึ่งหลุดออกจากสายโซ่ จะทำให้การทดสอบความต่อเนื่องของอุปกรณ์ทุกตัวที่อยู่ถัดไปในสายโซ่นั้นล้มเหลว
• การสแกนขอบเขต (Boundary scan) ไม่สามารถทดแทนการครอบคลุมการทดสอบแบบสมบูรณ์ได้: ไม่สามารถทดสอบอุปกรณ์ชนิดพาสซีฟ เช่น ตัวต้านทานและตัวเก็บประจุได้อย่างเหมาะสม ไม่สามารถวัดค่าระดับอนาล็อกหรือยืนยันความถูกต้องของระบบจ่ายไฟ และครอบคลุมเฉพาะการเชื่อมต่อระหว่างชิ้นส่วนที่เป็นไปตามมาตรฐาน IEEE 1149.1 เท่านั้น ควรวางแผนใช้วิธีการทดสอบที่เสริมกัน — เช่น ICT, ฟลายอิงโพรบ หรือการทดสอบการทำงาน — สำหรับทุกเครือข่ายพาสซีฟและทุกสเตจอนาล็อกที่สายโซ่สแกนไม่สามารถเข้าถึงได้
สมดุลความหนาแน่น: ความครอบคลุมของการทดสอบ เทียบกับจำนวนคอมโพเนนต์
แผ่นวงจรความหนาแน่นสูงก่อให้เกิดความขัดแย้งด้านโครงสร้าง: ทุกตารางมิลลิเมตรที่ใช้สำหรับแพดทดสอบคือทุกตารางมิลลิเมตรที่ไม่สามารถใช้สำหรับการเดินลาย การวางตัวเก็บประจุแบบดีคัปปลิง หรือการวางอุปกรณ์อิเล็กทรอนิกส์ได้ บนแผ่นวงจรที่ออกแบบมาเพื่อใช้กับการ์ดอินเทอร์เฟซ ATE โมดูลควบคุมอุตสาหกรรม หรือฟรอนต์เอนด์ของเซนเซอร์แบบกะทัดรัด การแลกเปลี่ยนนี้เป็นสิ่งที่หลีกเลี่ยงไม่ได้ — และการตัดสินใจด้าน DFT จำเป็นต้องทำในระดับอุปกรณ์แต่ละตัว แทนที่จะใช้แนวทางนโยบายแบบครอบคลุมทั้งหมด
•ให้ความสำคัญกับการเข้าถึงการทดสอบตามผลกระทบของความล้มเหลว ไม่ใช่ตามความสะดวกเน็ตที่ทำให้เกิดความล้มเหลวของการทำงานโดยรวม (รางจ่ายไฟ รีเซ็ต นาฬิกา) จะได้รับแผ่นทดสอบเฉพาะ แม้ว่าจะต้องแลกด้วยช่องทางการเดินสายก็ตาม; ส่วนเน็ตที่มีฟังก์ชันสำรองหรือมีการตรวจสอบตัวเองในสัญญาณถัดไปสามารถยอมรับความครอบคลุมน้อยลงได้
•คาดว่าการเข้าถึงจุดทดสอบทั้งหมดจะไม่สามารถทำได้จริงเมื่อมีความหนาแน่นของขาพินสูงและการส่งสัญญาณความเร็วสูงการทำให้สามารถเข้าถึงจุดทดสอบได้ครบ 100% นั้นทำได้ยาก แม้ในกรณีที่อัตรากำไรของผลิตภัณฑ์จะสามารถรองรับต้นทุนได้ก็ตาม โดยเฉพาะอย่างยิ่งสำหรับบอร์ดสัญญาณดิฟเฟอเรนเชียลความเร็วสูงซึ่งมักไม่อนุญาตให้มีจุดทดสอบ เนื่องจากความยาวสตับและค่าคาปาซิแตนซ์ของแผ่นรองโพรบจะทำให้ความสมบูรณ์ของสัญญาณลดลง
•ย้อนกลับไปใช้การสแกนขอบเขตหรือขั้วต่อขอบสำหรับบริเวณที่มีขาเชื่อมต่อน้อยยอมรับข้อจำกัดของความครอบคลุมที่กล่าวถึงข้างต้น แทนที่จะลดทอนคุณภาพการเดินสายของคู่สัญญาณดิฟเฟอเรนเชียลเพียงเพื่อบังคับให้มีจุดทดสอบทางกายภาพบนมัน
•ลดช่องว่างด้วยการครอบคลุมแบบตรวจสอบที่เข้าถึงได้ในจุดที่การทดสอบทางไฟฟ้าไม่สามารถทำได้สำหรับแพ็กเกจแบบเชื่อมต่อด้านล่าง เช่น BGA และ QFN ระบบ SPI แบบสามมิติวงปิดและ AOI แบบสามมิติจะตรวจจับข้อบกพร่องของครีมบัดกรีและการจัดวางก่อนการรีโฟลว์ และการตรวจสอบเอ็กซเรย์แบบออฟไลน์พร้อมความสามารถในการมุมเอียง เพื่อตรวจสอบความสมบูรณ์ของจุดบัดกรีและการถ่ายปัสสาวะหลังการรีโฟลว์ — ครอบคลุมโหมดความล้มเหลวที่งบประมาณจุดทดสอบทางไฟฟ้าไม่สามารถเปิดเผยได้
•ใช้การตรวจสอบย้อนกลับในระดับ MES เพื่อชดเชยการลดลงของความครอบคลุมของจุดตรวจMES อัจฉริยะที่มีการตรวจสอบย้อนกลับด้วย UID และการมาร์กด้วยเลเซอร์จะไม่สามารถจับข้อบกพร่องได้ในขั้นตอนการทดสอบ แต่ช่วยให้ทีมวิศวกรรมสามารถสืบย้อนความล้มเหลวที่เกิดขึ้นภาคสนามกลับไปยังบอร์ด แผงวงจร และขั้นตอนกระบวนการที่เฉพาะเจาะจงได้ — ทำให้การวิเคราะห์หาสาเหตุรากลดขอบเขตลง เมื่อในที่สุดก็พบว่าโหมดความล้มเหลวเกิดจากเน็ตที่มีความครอบคลุมการทดสอบต่ำหลายเดือนหลังการส่งมอบสินค้า
สิ่งเหล่านี้ไม่ได้มาแทนที่การครอบคลุมการทดสอบ แต่เป็นการจัดสรรใหม่ว่าการครอบคลุมมาจากที่ใด — การทดสอบทางไฟฟ้า การตรวจสอบด้วยออปติคอล/เอกซเรย์ หรือการติดตามย้อนกลับ — โดยอิงตามสิ่งที่ความหนาแน่นของบอร์ดอนุญาตจริง ๆ
ส่วนนี้อยู่ตรงไหนในชุดนี้
บทความนี้กำหนดกฎ DFT แบบใช้งานทั่วไปที่ใช้ได้กับบอร์ดทุกประเภท บทความที่เกี่ยวข้องในชุดนี้จะพิจารณาโดยเฉพาะว่า หลักการเหล่านี้ถูกนำไปใช้ในงานออกแบบ PCBA สำหรับวิทยาศาสตร์ชีวภาพอย่างไร ซึ่งในกรณีนั้น ความหนาแน่นของอุปกรณ์ การแยกสัญญาณ และการเข้าถึงจุดทดสอบ จะมีข้อจำกัดเพิ่มเติมที่เชื่อมโยงกับการใช้งานปลายทาง ผู้อ่านที่ทำงานกับบอร์ดสำหรับการวินิจฉัย การเฝ้าติดตาม หรือเครื่องมือในห้องปฏิบัติการ ควรมองว่าบทความนี้เป็นพื้นฐานด้าน DFT และบทความด้านวิทยาศาสตร์ชีวภาพเป็นชั้นการประยุกต์ที่ต่อยอดจากพื้นฐานนี้
รายการตรวจสอบการออกแบบ DFT
ก่อนปล่อยไฟล์ Gerber สำหรับการประกอบ โปรดยืนยันว่า:
☐ ทุกเครือข่ายพลังงาน รีเซ็ต และสัญญาณนาฬิกามีแผ่นทดสอบเฉพาะที่ไม่ถูกกีดขวาง
☐ แผ่นทดสอบอยู่ด้านที่สามารถใช้โพรบแตะได้ด้านเดียว และไม่มีชิ้นส่วนที่มีความสูงหรือฮาร์ดแวร์เชิงกลบดบัง
☐ มาสก์บัดกรีไม่ครอบคลุมแผ่นทดสอบใด ๆ
☐ เครือข่ายที่ใช้ร่วมกันหรือเชื่อมต่อเป็นกลุ่มมีจุดทดสอบหรือจัมเปอร์ 0 โอห์มเพื่อให้สามารถแยกหาข้อบกพร่องได้
☐ ได้แยกขา TCK/TMS/TDI/TDO/TRST ออกมาแล้ว และยืนยันว่าอุปกรณ์ IEEE 1149.1 ทุกตัวอยู่ในสายโซ่สแกนครบถ้วนแล้ว
☐ วิธีทดสอบเสริมจะถูกกำหนดให้กับทุกเน็ตหรือส่วนประกอบที่โซ่สแกนและ ICT ไม่สามารถเข้าถึงได้
☐ พื้นที่ความหนาแน่นสูงหรือความเร็วสูงมีวิธีสำรองที่มีการบันทึกไว้ (การสแกนขอบเขต การตรวจสอบ หรือการทดสอบการทำงาน) แทนการบังคับใช้จุดทดสอบ
☐ แพ็กเกจที่มีขั้วต่ออยู่ด้านล่าง (BGA/QFN) จะถูกตรวจสอบด้วย SPI/AOI/X-ray แทนที่จะปล่อยให้ตรวจสอบด้วยการทดสอบทางไฟฟ้าเพียงอย่างเดียว
รับการตรวจสอบไฟล์ก่อนเริ่มใช้เครื่องมือ
หากบอร์ดกำลังจะเข้าสู่ขั้นตอนการปล่อยเลย์เอาต์ ให้ส่งไฟล์ Gerber และ BOM — พร้อมเลเยอร์จุดทดสอบหากมี — ผ่านระบบของ PCBCartตรวจสอบ DFM ฟรีเคียงข้างใบเสนอราคาประกอบแผงวงจรพิมพ์จะส่งไฟล์ให้วิศวกรตรวจทานก่อนเริ่มทำเครื่องมือ กระบวนการ Free DFM Check นั้นถูกสร้างขึ้นโดยเน้นประเด็นด้านความสามารถในการผลิตเป็นหลัก — การตรวจสอบรูเจาะ เลเยอร์สัญญาณ/เลเยอร์ผสม เลเยอร์จ่ายไฟ/กราวด์ มาสก์บัดกรี และซิลค์สกรีน — มากกว่าจะเน้นที่การเข้าถึงจุดทดสอบโดยเฉพาะ ดังนั้นหากต้องการให้มีการพิจารณาเชิง DFT ควบคู่ไปกับการตรวจสอบด้านการผลิต ก็ควรระบุรายการตรวจสอบข้างต้นไว้ในหมายเหตุของใบเสนอราคา PCBCart ได้การรับรองมาตรฐาน IATF 16949 สำหรับกระบวนการประกอบ PCBA แบบ HMLV พร้อมด้วย 3D SPI/AOI เครื่อง X-ray แบบออฟไลน์ และไลน์การติดตามย้อนกลับด้วย Smart MES ที่ครอบคลุมช่องว่างด้านการตรวจสอบ BGA/QFN และลำดับสายการผลิตตามที่รายการตรวจสอบนี้ระบุไว้
แหล่งข้อมูลที่เป็นประโยชน์
บริการตรวจสอบชิ้นงานแรกสำหรับคำสั่งซื้อการประกอบแผงวงจรพิมพ์ทั้งหมด
การเปรียบเทียบ AOI, ICT และ AXI และช่วงเวลาที่ควรใช้งานระหว่างการประกอบ PCB SMT
