Die doppelte Anforderung: hoher Strom und Hochspannungsisolation
Leistungsstufenplatinen in Solarwechselrichtern im Versorgungsmaßstab führen routinemäßig Strang- oder Modulströme von über 100 A, während dieselbe Platine gleichzeitig eine zuverlässige Isolation über Gleichspannungszwischenkreisspannungen aufrechterhalten muss, die in netzgebundenen String- und Zentralwechselrichter-Architekturen zunehmend über 1500 V liegen. Diese Anforderungen ziehen das Platinenlayout in entgegengesetzte Richtungen: Die Stromtragfähigkeit drängt in Richtungdickes Kupfer(3–6 oz, gelegentlich stärker bei Sammelschienen-Interconnect-Lagen), während die Spannungsisolierung zu einem strengeren Management von Kriechstrecken/Luftstrecken und einer kontrollierten Dielektrikumsdicke drängt.
Standard-SMT-Parameter – Schablonendicke, Reflow-Profil, Lotpastenmenge, berechnet für 1–2 oz Kupfer – lassen sich nicht direkt auf diesen Stack-up übertragen. Schwere Kupferlagen wirken während des Reflows als große thermische Masse, entziehen benachbarten Fine-Pitch-Bauteilen Wärme und glätten den thermischen Gradient, für den das Profil ausgelegt wurde. Bleibt dies unberücksichtigt, entstehen kalte Lötstellen auf großen Leistungspads, während es gleichzeitig zu Lotmangel oder Brückenbildung an nahegelegenen Fine-Pitch-Bauteilen kommt. Eine Leistungsstufen-Platine stellt daher zwei Bestückungsprobleme auf einem Panel dar: einen Fine-Pitch-Treiber-/Regelbereich und einen Heavy-Copper-Leistungsbereich, die jeweils unterschiedliche Anforderungen an Lotpastenmenge und Thermik stellen.
Gestuftes Schablonendesign für Leistungsplatinen mit gemischter Dichte
Die praktische Antwort auf dieses Missverhältnis ist eine gestufte Schablone mit mehreren Dicken anstelle einer einheitlichen Folie. Die Treiber-/Steuerzone – Gate-Treiber, isolierte Gate-Treiber-ICs, Strommessverstärker, feinrasterige Passive – erhält einen dünneren Schablonenbereich, in dem die üblichen Area-Ratio-Regeln gelten, um unzureichende Pastenfreigabe bei kleinen Öffnungen zu vermeiden. Die Leistungszone – Pads für diskrete SiC/Si-Leistungsbauelemente (TO-247, D2PAK/TO-263, Power-QFN/DFN), Busbar-Anschlussflächen, THT-Padringe aus dickem Kupfer – erhält einen dickeren Bereich mit größeren Öffnungen, der hochgestuft wird, um das Pastenvolumen bereitzustellen, das große Pads mit hoher thermischer Masse benötigen, ohne die kleineren benachbarten Strukturen zu überdrucken.
Der Unterschied im Öffnungsverhältnis zwischen den beiden Zonen ist der entscheidende Hebel: Ein Unterdrucken der Power-Zone führt zu Lunkern und mangelnder Benetzung auf großen Pads, selbst wenn die Treiberzone korrekt druckt, während ein Überdrucken das Risiko von Brückenbildung an benachbarten Fine-Pitch-Strukturen birgt. Da eine gestufte Schablone zwei unterschiedliche Zielpastenhöhen auf einem Panel erzeugt, muss die Druckkonsistenz zonenweise statt als Panel-Gesamtmittelwert verifiziert werden – Pastendepots aus beiden Zonen werden unmittelbar nach dem Druck mit einer 3D-Lotpasteninspektion (3D SPI) gegen zonenspezifische Höhen- und Volumengrenzwerte gemessen. 3D SPI ist hier eine prozessbegleitende Fertigungskontrolle von Druckhöhe und -volumen gegenüber einem programmierten Sollwert – eine Produktionsfunktion, kein akkreditierter metrologischer Dienst oder Kalibrierservice – und ihr Nutzen ist geschlossener Regelkreis: Eine Abweichung der Pastenhöhe in einer der beiden Zonen wird vor dem Reflow erkannt und korrigiert, anstatt später als Lötstellenfehler im Röntgenbild aufzutreten.
Thermische Via-Arrays und Kupferfüllung für Leistungshalter-Treiberplatinen
Dieser Abschnitt gilt für diskrete SiC/Si-Leistungsbauelemente, die per Reflow- oder Wellenlöten direkt auf die Leiterplatte gelötet werden – TO-247-, D2PAK/TO-263- sowie Power-QFN/DFN-Gehäuse mit freiliegender thermischer Kontaktfläche – und nicht für verschraubte IGBT/SiC-Leistungsmodule mit eigener Grundplatte. Große Module werden mechanisch über Schraub- oder Pressfit-Anschlüsse auf einem Kühlkörper befestigt, und ihr primärer Wärmeweg verläuft durch die eigene Grundplatte des Moduls statt über die Leiterplatte; diese mechanische Befestigung fällt nicht in den Geltungsbereich der standardmäßigen PCBA-Fertigung. Bei diskreten Bauelementen hingegen führt der einzige Weg von der thermischen Kontaktfläche zu einem Heatspreader oder einer Kupferfläche durch die Leiterplatte, weshalb die nachfolgend beschriebene Via-Strategie zum Kern der Baugruppenmontage gehört und nicht nur eine optionale Ergänzung ist.
Dieüber Arrayunter der freiliegenden Thermopad-Fläche eines Bauteils muss die Via-Dichte so hoch sein, dass ihr gesamter Querschnitt in etwa der Pad‑Grundfläche entspricht, statt nur ein lockeres Gitter am Rand des Pads zu bilden. Vias unter diesen Hochleistungs-Footprints sind typischerweise kupfergefüllt und verkappt, anstatt offen gelassen oder mit Harz verstopft zu werden, da ein offenes Via beim Reflow das Lot aus der Lötstelle herausziehen und sie aushungern lässt. Ohne durchgehende Ebenen funktioniert das jedoch alles nicht: Interne Kupferebenen, die mit dem Feld der thermischen Vias verbunden sind, benötigen ausreichend zusammenhängende Fläche, um Wärme lateral zu verteilen, denn ein Via-Array, das in eine kleine, isolierte Kupferinsel führt, wirkt unabhängig von der Qualität der Via-Füllung nicht als Kühlkörper. Die Qualität der Via-Füllung und die Integrität der Lötstellen oberhalb des Feldes sind Aspekte, die im Fertigungsprozess überprüft werden müssen und keine Annahmen aus den Designdateien, die ungetestet übernommen werden können.
Stickstoffselektives Wellenlöten für THT-Schwerkupferanschlüsse
In Wechselrichter-Leistungsstufen im Versorgungsmaßstab werden auf dem Leistungsweg häufig weiterhin THT-Bauteile eingesetzt – Sammelschienenklemmen, Hochstrominduktivitäten, Anschlussblöcke –, bei denen die Kupfermasse von Pads und Durchkontaktierungen so groß ist, dass manuelles Löten oder Standard-Reflow-Prozesse keine zuverlässig vollständige Durchkontaktierungsfüllung erreichen können.
Kupfer oxidiert bei erhöhter Temperatur in Luft leicht, und eine oxidierte Oberfläche erhöht den Kontaktwinkel zwischen geschmolzenem Lot und Grundmetall – praktisch bedeutet das, dass das Lot Perlen bildet, anstatt die Oberfläche zu benetzen und im Durchkontaktierungsloch hochzusteigen. Bei THT‑Strukturen mit dicken Kupferschichten ist dieser Effekt verstärkt: Die größere thermische Masse hält die Lötstelle länger auf Löttemperatur, was der Oxidation mehr Zeit zum Fortschreiten gibt, wenn die Atmosphäre nicht kontrolliert wird.Stickstoffgeschützte selektive Wellenlötungverdrängt den Umgebungssauerstoff während des Kontakts mit der Lötwelle, verbessert den Benetzungswinkel und die Gleichmäßigkeit der Durchkontaktierungsfüllung, ohne die höheren Flussmittelmengen, die sonst zur Kompensation schlechter Benetzung erforderlich wären, und ermöglicht ein engeres, reproduzierbareres Zeitfenster für die Verweilzeit, da der Prozess nicht in Echtzeit gegen Oxidbildung ankämpfen muss. Bei Leiterplatten mit starkem Kupferauftrag ist dies auf ZSWHPS-11-2-Anlagen Standardpraxis und kein optionales Upgrade – Kupfermasse und Anschlussgröße führen hier dazu, dass oxidationsbedingte Benetzungsfehler ein realistisches Ergebnis eines Wellenlötprozesses in Luftatmosphäre darstellen.
Röntgenprüfung und Hohlraum-Abnahmekriterien
Zwei Fehlermodi sind für diesen Leiterplattentyp spezifisch und werden durch AOI allein nicht zuverlässig erfasst, da beide unter der Oberfläche liegen: Hohlstellen in der Wärmeleit-Via-Füllung unter den thermischen Pads diskreter Leistungsbauteile sowie Lunker in Lötverbindungen unter BGA-/QFN-Steuer- und Treiber-ICs auf derselben Leiterplatte. Offline-Röntgenprüfung mit Schrägwinkel-Fähigkeit bewertet beides – die Füllrate der Wärmeleit-Vias unter dem thermischen Pad des diskreten Bauteils, da unvollständige Füllung den effektiven thermischen Pfad verringert, selbst wenn die oberflächliche Lötverbindung akzeptabel aussieht, und Lunkerbildung in BGA-/QFN-Lötverbindungen gegenüberIPC-7095DLeitfaden. Hier lohnt es sich, präzise zu sein: IPC-7095D ist ein Dokument zur Prozess- und Inspektionsmethodik – wie Voids entstehen, wie man sie per Röntgen misst, wie man einen Stichprobenplan aufbaut – und nicht die Quelle für die numerische Annahme-/Ablehnungsgrenze. Die häufig zitierte Grenzfläche für Voids (etwa 25 % pro Lotkugel nach aktueller Leitlinie) stammt aus IPC-A-610 und wird für Klasse 2 und Klasse 3 gleichermaßen angewendet; was sich je nach Klasse ändert, ist der Inspektionsumfang, der von Losstichproben auf 100 % Röntgenprüfung übergeht, nicht jedoch ein anderer Prozentsatz.
Da diese Leiterplatten einen leistungs- und zuverlässigkeitskritischen Bereich mit einem signalintegritätskritischen Bereich kombinieren, ist das praktische Abnahmeverfahren über das gesamte Panel hinweg nicht einheitlich: Thermovias unter Leistungsbauteilen unterliegen in der Regel einem strengeren Füllraten-Kriterium als universelle Vias, während BGA-/QFN-Gehäuse eine 100%ige Röntgenabdeckung anstelle einer Stichprobenprüfung erhalten, sobald der Aufbau nach Klasse 3 ausgeführt wird. Die Röntgendaten fließen in die oben genannten Schablonen- und Via-Füllparameter zurück – ein wiederkehrendes Hohlraummuster in einer Zone weist auf eine Anpassung des Lotpastenvolumens oder der Füllsequenz hin, nicht nur auf eine zu verwerfende Leiterplatte.
Warum die Iteration von Prototypen bei diesem Board-Typ wichtig ist
Leistungsstufen-Designs mit dicken Kupferlagen erreichen bei der ersten Fertigung nur selten bereits die endgültige Schablonenzonierung, Via-Fill-Parameter und Wellenlöt-Einstellungen – diese werden in der Regel über zwei oder drei Prototypschleifen hinweg feinabgestimmt, basierend auf SPI- und Röntgendaten aus dem vorherigen Durchlauf und nicht allein korrekt aus Schaltplan und Lagenaufbau abgeleitet. Das begünstigt einen Fertigungspartner, der auf High-Mix-/Low-Volume-(HMLV-)Aufträge ausgerichtet ist: schnelle Durchlaufzeiten für eine kleine Anzahl von Boards, DFM-Feedback zwischen den Iterationen und Inspektionsdaten, die direkt in die Prozessparameter der nächsten Charge einfließen – statt einer Linie, die einmalig für ein einzelnes validiertes Design in hoher Stückzahl getunt wird. Als IATF-16949-zertifizierter HMLV-Assembler entspricht dieser Iterationszyklus eher dem normalen Arbeitsmodus von PCBCart als ein einmaliger Großserienlauf, und er ist in der Validierungsphase eines neuen Designs wichtiger als nach dem Einfrieren des Designs.
DFM-Selbstprüfliste für Hochkupfer-Leistungsplatinen
● Leistungsbauteil-Gehäuse bestätigt: diskret SMD/THT (auf dieser Linie lötbar) vs. verschraubtes Modul mit eigener Grundplatte (mechanische Befestigung, außerhalb des PCBA-Umfangs)
● Kupferdicke und Stromtragfähigkeitsziele pro Netz/Fläche dokumentiert
● Schablone mit nach Öffnung/Dicke zonierten Bereichen für Treiber- vs. Leistungsbereiche, jeweils mit eigenem Lotpastenhöhenziel
● Thermisches Via-Array in der Größe der jeweiligen Pad-Footprints der diskreten Bauteile, Füll-/Abdeckmethode spezifiziert
● THT-Klemmen und -Induktivitäten im Leistungszweig sind für Stickstoff-Wellenlöten gekennzeichnet, nicht nur für Reflow-Löten
● Risiko der Leiterplattenverwerfung auf Vorrichtungsebene für große Layouts mit asymmetrischer Kupferverteilung berücksichtigt
● Separater Röntgen-Abnahmeplan für Thermal-Via-Füllung unter Leistungsbauteilen im Vergleich zur an IPC-A-610/IPC-7095D referenzierten BGA/QFN-Lunkerbewertung, mit einer zur Fertigungsklasse passenden Prüfabdeckung (Stichprobenprüfung vs. 100%-Prüfung)
● Isolations- und Kriechstreckenabstände erneut anhand des endgültigen Kupfer-Layouts überprüft, nicht nur anhand der Schaltungsabsicht
Wenn Sie ein Solar- oder ein breiter angelegtes leistungselektronisches Projekt mit einer Hochstrom-Leistungsstufe aus dickem Kupfer planen, reichen Sie bitte die Leiterplattendateien sowie die Strom- und Spannungsanforderungen für eine DFM- und Prozessfähigkeitsprüfung ein.
Hilfreiche Ressourcen
●Zusammenhang zwischen Kupferdicke, Leiterbahnbreite und Stromtragfähigkeit
●ROI-Referenz für Selektivlöten: Kostenvergleich von manueller vs. automatisierter THT-Bestückung
●Verwaltung der thermischen Zuverlässigkeit in Diagnostikgeräte-Leiterplatten (PCBA)
