Das Design der Testpunkte wird in der Layoutphase festgelegt, aber seine Folgen zeigen sich erst beim Endtest – ein ungünstig platzierter Pad führt zu einem Falschausschuss, eine unerreichbare Prüfspitze zu einer Abdeckungslücke, und eine Abdeckungslücke wird zu einem Ausfallrisiko im Feld bei einem Gerät, das sich kein einziges leisten kann. Bei PCBA in den Biowissenschaften – patientenorientierte Monitore, Diagnosegeräte, Infusions- und Bildgebungselektronik – wiegen Entscheidungen zu Testpunkten schwerer als bei allgemeinen Industrieplatinen, weil ein unentdeckter Defekt in Patientenrisiko gemessen wird und nicht nur in Garantiekosten.
Hinweis zum Umfang:PCBCart ist nach IATF 16949 zertifiziert, verfügt jedoch nicht über eine ISO 13485-Zertifizierung. Wir unterstützen die Leiterplattenbestückung für Life-Science-Anwendungen unter den eigenen Qualitätssystemen und Designkontrollen unserer Kunden.
Warum das Design von Testpunkten eine eigene Prüfrunde verdient
ICT (In-Circuit-Test)undFlying-Probe-TestBeide sind auf physischen, wiederholbaren elektrischen Kontakt mit der Leiterplatte angewiesen. Die Testabdeckung – der Anteil der tatsächlich überprüfbaren Netze und Knoten – ist eine direkte Funktion davon, wie viele Knoten einen zugänglichen, korrekt dimensionierten und korrekt beschichteten Testpunkt besitzen. Ein Schaltplan kann funktional vollständig und dennoch nicht testbar sein, wenn das Layout keinen Zugang für die Teststrategie vorgesehen hat.
Dies ist aus drei Gründen in Aufsichtsgremien der Biowissenschaften wichtiger:
Höhere Netzdichte, angetrieben durch Mehrkanal-Sensorik, Isolationsbarrieren und Mixed-Signal-Architekturen (Analog-Front-End + digital).
Höhere Auswirkung eines entwichenen Fehlers– eine übersehene Lötbrücke in einem patientenverbundenen Stromkreis gehört zu einer anderen Risikokategorie als derselbe Defekt in einer Industrie-Steuerung.
Längere Produktlebenszyklenwas bedeutet, dass die Testpunktzuordnung oft über mehrere Engineering Change Orders (ECOs) hinweg über Jahre hinweg gültig bleiben muss, nicht nur über Monate.
Anforderungen an Testpunktgröße, Abstände und Beschichtung
Pad-Größe und Sondenkompatibilität
Ein Pad-Durchmesser von 1,0 mm (0,040") wird für einen zuverlässigen Kontakt bevorzugt; 0,9 mm (0,035") sind akzeptabel; 0,8 mm (0,031") sollten nur verwendet werden, wenn Werkzeuglöcher die Sondenausrichtung unterstützen. Kleinere Durchmesser verringern die Wiederholbarkeit des Kontakts.
Ein zu klein dimensioniertes Pad erhöht die Variabilität des Kontaktwiderstands – was sich in Form von sporadischen Unterbrechungen während des Tests zeigt, nicht als Hardwaredefekt, sondern als Fehlablehnung – und beschleunigt den Verschleiß der Tastspitzen, wodurch sich die Häufigkeit der Vorrichtungswartung im Laufe der Zeit erhöht.
Vermeiden Sie, Vias als primäre Prüfpunkte zu verwenden – eine freiliegende Via-Pad ist oft zu klein und in ihrer Form zu uneinheitlich, um eine zuverlässige wiederholte Kontaktierung zu gewährleisten. Wenn ein Via als Testpunkt dienen muss, halten Sie den Bohrdurchmesser gemäß gängiger Praxis (häufig 0,36 mm / 0,014" oder weniger) und stellen Sie sicher, dass das umgebende Pad weiterhin denselben Mindestdurchmesser einhält wie für dedizierte Testpads.
Abstand (Teilung)
Der Mittenabstand der Testpunkte muss nicht nur den elektrischen Pad-zu-Pad-Abstand einhalten, sondern auch den mechanischen Bauraum der benachbarten Tastköpfe und Federgehäuse freihalten.
Ein Rastermaß von 2,54 mm (0,100") gilt üblicherweise als Ausgangsbasis und ermöglicht den Einsatz standardisierter, kostengünstiger Prüfspitzen. Engere Abstände (bis hinunter zu 1,27 mm / 0,050") sind auf dichten Leiterplatten zwar realisierbar, erfordern jedoch dünnere, teurere und weniger robuste Prüfspitzen – häufig der eigentliche limitierende Faktor, der eher zu einer Neugestaltung der Testpunkte zwingt als die Padgröße selbst.
Halten Sie den Pinabstand über den gesamten Testsatz hinweg einheitlich, anstatt ihn netzweise zu optimieren; gemischte Pinabstände verkomplizieren die Gestaltung der Prüfvorrichtung.
Wenn zwei Kandidatenknoten so nah beieinander liegen, dass nicht beide geprüft werden können, behalte denjenigen mit der geringeren Beobachtbarkeit an anderer Stelle (z. B. ein vergrabenes Netz) und verwerfe den redundanten.
Auf der Bauteilseite sollten Prüfpunkte von Bauteilen mit einer Höhe von mehr als etwa 5 mm (0,200") freigehalten werden, um Kollisionen zwischen Prüfspitze und Bauteil zu vermeiden.
Galvanisierung und Oberflächenfinish
Blankkupfer-Testpads oxidieren und sollten auf jeder Leiterplatte vermieden werden, bei der zwischen Bestückung und Test eine nennenswerte Zeit vergeht.
Verwenden Sie eine kontrollierte, lötfähige Oberflächenbeschichtung, die mit der Oberflächenbeschichtung der eingehenden unbestückten Leiterplatte (ENIG, HASL oder gleichwertig) übereinstimmt, um eine reproduzierbare, niederohmige Kontaktierung zu gewährleisten.
Prüfflächen sollten nicht von Lötstopplack, Schutzlack oder Vergussdamm-Material bedeckt werden – auf Leiterplatten für Life-Science-Anwendungen üblich – es sei denn, der Testpunkt wird vor dem Beschichtungsschritt in den Ablauf eingeplant.
Behebung der Zugänglichkeit von Testpunkten auf hochdichten Leiterplatten
Die für Tests am nützlichsten geeigneten Knoten (Versorgungsschienen, Ausgänge der Sensor-Frontend-Stufen, Überschreitungen von Isolationsgrenzen) sind oft von den dichtesten Bauteilclustern umgeben. Lösungsansätze in der Reihenfolge ihrer Priorität:
Reservieren Sie den Testzugang während der Platzierung, nicht danach– Sperrzonen für kritische Netze, bevor die Bauteilplatzierung festgelegt ist, anstatt sie nachträglich in ein fertiges Layout einzupassen.
Verwenden Sie Test-Vias auf inneren oder unteren Lagenwo der Platz auf der Oberseite ausgeschöpft ist, vorausgesetzt, dass die Vorrichtung diese Seite erreichen kann.
Testpunkte logisch konsolidieren– Testen Sie ein Netz an seinem elektrisch aussagekräftigsten, physisch zugänglichsten Punkt, anstatt an jedem Leiterbahnsegment.
Verwenden Sie Boundary-Scan (JTAG) für tatsächlich nicht erreichbare Knoten, wie untergroße BGAs<> oder Abschirmgehäuse, anstatt eine Abdecklücke in Kauf zu nehmen.
Eine vertretbare Teststrategie fürLife-Sciences-Leiterplattees gibt selten eine 100%ige ICT-Abdeckung auf jedem Netz – es ist eine dokumentierte Kombination aus ICT/Flying-Probe, Boundary Scan (wo anwendbar) und FCT für Verhaltensaspekte, die ein struktureller Test nicht verifizieren kann.
Flying Probe vs. traditionelles ICT: Die richtige Methode wählen
Flying Probe eignet sich, wenn:
Das Volumen ist niedrig bis mittel, HMLV-typisch – keine Vorrichtungsamortisation zu rechtfertigen.
Das Design befindet sich noch in aktiver Überarbeitung; Produkte aus den Biowissenschaften durchlaufen während Verifizierung und Validierung mehrere ECOs, und für den Flying-Probe-Test ist zwischen den Revisionen kein Neuaufbau von Prüfvorrichtungen erforderlich.
Die Leiterplattendichte ist zu extrem, als dass eine Nagelbettvorrichtung sie physisch aufnehmen könnte.
Die Testzeit pro Einheit ist nicht der Engpass – Flying-Probe-Tests erfolgen sequentiell und sind daher pro Leiterplatte von Natur aus langsamer als der gleichzeitige Kontakt beim ICT.
Traditionelle IKT passt, wenn:
Das Volumen ist stabil und das Design ausgereift, was die Vorrichtungskosten rechtfertigt.
Die Taktzeit ist entscheidend – ICTs paralleler Nadelbettkontakt testet alle Knoten gleichzeitig.
Die Testpunktkarte ist finalisiert und wird sich voraussichtlich im Verlauf des Durchlaufs nicht ändern.
Viele HMLV‑Programme in den Biowissenschaften verwenden Flying‑Probe‑Tests während der NPI‑Phase (New Product Introduction) und in der frühen Produktion und wechseln dann zu ICT, sobald das Volumen die Prüfvorrichtung rechtfertigt – vorausgesetzt, die Testpunktbelegung wurde von Anfang an für die Zugangsanforderungen beider Methoden ausgelegt. Pad‑Größe und ‑Abstand sollten im Allgemeinen der restriktiveren Methode (dem mechanischen Freiraum von ICT) genügen, selbst wenn Flying‑Probe‑Test der kurzfristige Plan ist.
Häufige Folgen unzureichender Testpunktgestaltung
Reduzierte Testabdeckung– Unzugängliche Knoten werden strukturell nicht getestet, wodurch das Risiko auf nachgelagerte Funktionstests oder den Feldeinsatz verlagert wird.
Falsche Zurückweisungen– unterdimensionierte Pads, enge Abstände oder oxidierte Oberflächen führen zu Fehlmessungen, untergraben die Glaubwürdigkeit der Ertragsdaten und verursachen Nacharbeit.
Maskierte reale Defekte– Inkonsistenter Sondenkontakt kann eine Leiterplatte mit einem tatsächlichen Lötfehler zeitweise „bestehen“ lassen, weil die Messung instabil ist, nicht die Lötstelle.
Kosten und Terminrisiko durch Neugestaltung der Vorrichtung– nach dem Layout-Freeze entdeckte Konflikte erzwingen entweder ein ECO oder ein kompromittiertes Testprogramm mit geringerer Abdeckung.
Erweiterte Varianz in der Ertragsberichterstattungund erschwert so die Trennung echter Prozessdrift von testbedingtem Rauschen.
Checkliste für Testpunkt-Design
Vor dem Layout-Freeze überprüfen:
Jedes kritische Netz (Versorgungsschienen, Sensor-Frontend-I/Os, Isolationsgrenzen-Überquerungen, sicherheitsrelevante Signale) verfügt über einen zugänglichen Testpunkt
Der Pad-Durchmesser beträgt mindestens 0,9–1,0 mm (0,035"–0,040"), wobei kleinere Durchmesser für durch Führungsbohrungen unterstützte Positionen vorbehalten sind.
Der Mittenabstand beträgt nach Möglichkeit mindestens 2,54 mm (0,100"); geringere Abstände sind ein bewusster, dokumentierter Kompromiss.
Prüfpads verwenden eine kontrollierte, lötbare Oberfläche und sind frei von Lötstopplack, Beschichtung oder Vergussmaterial
Die Testpunkte auf der Bauteilseite sind frei von Bauteilen, die höher als etwa 5 mm (0,200") sind.
Hochdichte Cluster wurden vor der Platzierungssperre auf Zugriffskonflikte überprüft
Jeder absichtlich nicht getestete Knoten wird mit einer kompensierenden Methode (Boundary-Scan oder FCT) dokumentiert.
Die Testpunktkarte wurde sowohl hinsichtlich Flying-Probe- als auch ICT-Anforderungen bewertet, selbst wenn kurzfristig nur eine davon geplant ist.
Holen Sie sich eine DFT-Vorprüfung, bevor Sie das Layout einfrieren
Testpunktkonflikte lassen sich in einer Layout-Datei weit kostengünstiger beheben als auf einer fertig bestückten Leiterplatte. Wenn Sie ein Life-Sciences-PCBA-Design finalisieren, reichen Sie Ihre Gerber-Dateien zu einer DFT-(Design for Testability)-Vorabprüfung ein – unser Engineering-Team markiert Zugänglichkeitskonflikte, Pad-/Pitch-Probleme und Abdeckungslücken, bevor Sie sich auf Vorrichtungsdesign oder Produktionstooling festlegen.
Hilfe-Ressourcen
•Vergleich von AOI, ICT und AXI und deren Einsatz während der SMT‑Bestückung von Leiterplatten
•DFM-Prüfliste für industrielle PCBA: 38 Designregeln zur Reduzierung der Nacharbeitsquote
•Kostenloser PCB-DFM-Check und Checkliste für die Leiterplattenbestückung
