Papan yang gagal dalam ICT tidak semestinya papan yang rosak. Dua masalah yang sangat berbeza menghasilkan tanda merah “gagal” yang sama pada laporan ujian: kecacatan pembuatan sebenar, dan ujian yang sejak awal tidak dapat membuat sentuhan yang boleh dipercayai. Mengelirukan kedua-duanya menyebabkan kerugian masa dalam kedua-dua arah — kerja semula papan yang sebenarnya mempunyai sambungan yang baik tetapi sentuhan yang bermasalah membazirkan masa kitaran, dan mengabaikan setiap kegagalan sebagai “mungkin hanya lekapan ujian” berisiko menghantar papan dengan kecacatan sebenar. Artikel ini membincangkan kategori kedua: kegagalan palsu, kadangkala dipanggil kegagalan hantu, dan mekanisme khusus di sebaliknya — sisa fluks, probe yang haus atau tekanan tidak mencukupi, dan reka bentuk titik ujian.
Apakah Yang Dianggap Sebagai Kegagalan Palsu dalam ICT?
Ujian Dalam Litar membuat sentuhan dengan setiap titik ujian melalui satukelengkapan katil paku— prob bermuatan spring yang mendarat pada pad yang ditetapkan untuk memeriksa litar pintas, litar terbuka, dan nilai komponen berbanding parameter yang dijangka. Kegagalan palsu berlaku apabila fixtur tidak membuat sambungan yang bersih dan berimpedans rendah kepada nod yang sebenarnya, dari segi elektrik, berada dalam keadaan sempurna. Penguji melaporkan litar terbuka atau bacaan di luar toleransi bukan kerana papan itu rosak, tetapi kerana sentuhan antara prob dan pad itu sendiri terlalu berimpedans tinggi atau berselang-seli.
Sisa Fluks dan Rintangan Sentuhan Probe
Fluks tanpa-cuci direka untuk kekal pada papan, dan bagi sambungan pateri itu sendiri itu bukan masalah — sambungan pukal tidak memerlukan logam terdedah untuk mengalirkan arus. Titik uji adalah perkara berbeza: hujung probe perlu sentuhan terus logam-ke-logam dengan pad terdedah, dan lapisan sisa fluks yang berada pada pad itu menambah rintangan tepat pada antara muka sentuhan. Jika cukup banyak, probe akan membaca sambungan berselang-seli atau beresistan tinggi pada pad yang sebenarnya akan diuji baik jika dilap dahulu hingga bersih. Ini ialah punca akar tunggal yang paling biasa di sebalik kegagalan palsu pada papan yang selain itu melalui proses yang bersih dan terkawal dengan baik.
Hausan Siasat dan Tekanan Spring
Siasat musim bunga secara beransur-ansur kehilangan daya sentuhan sepanjang kitaran tugasnya — musim bunga menjadi lemah dan hujungnya haus akibat hentakan berulang, dan rintangan sentuhan boleh hanyut meningkat jauh sebelum siasat kelihatan jelas haus. Lekapan yang menggunakan siasat hampir ke penghujung hayat perkhidmatannya cenderung menghasilkan kegagalan palsu yang berkumpul pada segelintir nod yang sama merentas banyak papan, yang dengan sendirinya merupakan isyarat diagnostik yang berguna: corak yang berulang pada nod yang sama sepanjang satu siri pengujian menunjukkan masalah pada lekapan, bukan pada papan.
Reka Bentuk Titik Ujian: Liputan, Saiz dan Pembentukan Bumbung
Beberapa kegagalan palsu telah direka bentuk terlebih dahulu sebelum papan itu dibina. Titik ujian yang lebih kecil daripada hujung prob yang digunakan untuk membina fixtur, via yang ditutup dengan topeng pateri apabila pelan ujian mengandaikan tembaga terdedah, atau nod tanpa titik ujian khusus langsung — sebaliknya bergantung pada pengujian pada kaki komponen — semuanya meningkatkan kemungkinan sentuhan yang lemah atau tidak konsisten tanpa mengira betapa bersihnya proses itu. Ini adalah sepenuhnya satuDFMisu, dan ini merupakan penemuan yang biasa dalam semakan reka bentuk untuk ujian sebelum artikel pertama dan bukannya sesuatu yang boleh diperbaiki oleh kawalan proses semata-mata.
Bagaimana Anda Membezakan Kegagalan Palsu daripada Kecacatan Sebenar?
● Uji semula papan yang sama pada fixtur yang sama. Kegagalan terbuka atau pintas yang sebenar akan berulang secara konsisten; kegagalan palsu berkaitan sentuhan lebih cenderung untuk berubah atau hilang antara ujian semula
● Jika boleh, lakukan ujian semula menggunakan lekapan atau set prob yang berbeza. Kegagalan yang kekal pada papan lebih berkemungkinan benar; kegagalan yang hilang lebih berkemungkinan berpunca daripada lekapan
● Sila semak silang denganAOIatau prob meter manual yang diletakkan terus pada pad, mengelakkan penggunaan fixtur ICT sepenuhnya. Satu sambungan yang menunjukkan bacaan baik secara manual tetapi gagal pada “bed of nails” menunjukkan rintangan sentuhan, bukan kecacatan
● Lihat corak kegagalan merentasi keseluruhan lot. Kecacatan sebenar cenderung bersifat rawak atau berkait dengan penyimpangan proses tertentu; masalah fixtur cenderung berulang pada nod yang sama merentasi banyak papan
Mengapa Hal Ini Lebih Penting untuk ATE dan Papan Ujian Semikonduktor?
Kegagalan palsu membawa kos tertentu pada ATE semikonduktor dan papan antara muka ujian. Setiap papan yang ditarik untuk siasatan “kegagalan” ialah masa terhenti dari barisan pengeluaran untuk mengejar masalah yang mungkin tidak wujud, dan padang yang lebih halus, ketumpatan titik ujian yang lebih tinggi pada papan ini meninggalkan margin yang lebih kecil untuk kehausan probe atau sisa fluks sebelum rintangan sentuhan menjadi relevan kepada isyarat. Terdapat juga risiko kedua yang kurang kelihatan: pasukan yang sudah biasa menolak kegagalan ICT sebagai hingar fixtur boleh berakhir dengan menormalkan kecacatan sebenar pada papan yang akan diletakkan dalam sel ujian — di mana litar terbuka atau pintas sebenar pada papan antara muka tersalah diagnos sebagai masalah pada peranti yang diuji, yang merupakan kesilapan yang jauh lebih mahal untuk diperbetulkan berbanding kerja semula padaujian prob terbangatau baris ICT itu sendiri.
Pencegahan dan Kawalan Proses
● Jejaki rintangan sentuhan prob atau kiraan hentaman dan gantikannya mengikut jadual yang ditetapkan, dan bukannya menunggu sehingga kehausan dapat dilihat
● Kawal proses fluks tanpa-cuci dengan ketat, dan apabila ketumpatan titik ujian adalah tinggi, pertimbangkan langkah pembersihan sebelum ICT dan bukannya bergantung pada toleransi kendiri fluks pada pad
● Jalankan semakan reka bentuk untuk ujian semasa DFM: sahkan saiz titik ujian sepadan dengan spesifikasi hujung probe fixtur, sahkan tiada titik ujian yang diperlukan ditutup (tented), dan sahkan setiap rangkaian (net) yang memerlukan pengasingan mempunyai titik khusus yang boleh diakses
● Logkan corak kegagalan palsu mengikut nod merentas lot melalui kebolehjejakan fius atau sistem MES, supaya nod yang gagal berulang kali ditandakan sebagai isu fius yang berkemungkinan besar dan bukannya didiagnosis semula sebagai kecacatan baharu setiap kali
● Kekalkan pelan penyelenggaraan pencegahan perlawanan berjadual dan bukannya semata-mata reaktif
Kesimpulan praktikal: kegagalan ICT ialah permulaan kepada diagnosis, bukan pengakhirannya. Menganggap setiap kegagalan sebagai kecacatan yang telah disahkan akan membawa kepada kerja semula yang tidak perlu dan pembaziran masa kitaran; menganggap setiap kegagalan sebagai “mungkin fixtur” pula berisiko membiarkan kecacatan sebenar terlepas. Perbezaan ini hampir selalu boleh dijawab dengan ujian semula, semakan silang dengan AOI, dan melihat sama ada kegagalan itu berkelompok pada nod tertentu.
Ada corak kegagalan ICT yang anda cuba diagnosis?Dapatkan Sebut Harga Segera untuk Pemasangan PCB
Soalan Lazim
1. Apakah perbezaan antara kegagalan palsu dan kecacatan sebenar dalam ICT?
Kegagalan palsu berpunca daripada fius ujian yang gagal membuat sentuhan yang baik dengan papan yang baik — sisa fluks, prob haus, atau isu reka bentuk titik ujian. Kecacatan sebenar ialah litar terbuka, pintas, atau komponen di luar spesifikasi yang sebenarnya dan akan gagal tanpa mengira bagaimana papan itu diuji.
2. Bolehkah sisa fluks benar-benar menyebabkan papan gagal ICT jika sambungan pateri itu sendiri adalah baik?
Ya — satu prob memerlukan sentuhan logam-ke-logam secara langsung dengan pad ujian yang terdedah, dan sisa fluks yang berada di atas pad itu menambah rintangan pada titik sentuhan walaupun sambungan pateri di bawahnya adalah sepenuhnya baik.
3. Berapa kerap prob ICT perlu diganti untuk mengelakkan kegagalan palsu?
Berdasarkan kiraan hentakan atau hanyutan rintangan sentuhan yang diukur, bukan kehausan secara visual — probe biasanya kehilangan daya sentuhan jauh lebih awal sebelum ia kelihatan haus.
4. Adakah kegagalan palsu merupakan isu DFM atau isu proses?
Kedua-duanya boleh — titik uji yang terlalu kecil atau berbentuk khemah ialah isu DFM yang dikesan dalam semakan reka bentuk untuk ujian, manakala sisa fluks dan kehausan prob ialah isu proses dan penyelenggaraan lekapan.
5. Adakah AOI membantu membezakan kegagalan palsu daripada kecacatan sebenar?
Ya — jika AOI menunjukkan satu sambungan yang terbentuk sepenuhnya dan dibasahi dengan baik pada nod yang gagal ICT, itu adalah petunjuk kuat bahawa kegagalan tersebut berkaitan dengan sentuhan dan bukannya kecacatan sebenar.
Sumber yang Berguna
●Apakah Ujian Dalam Litar (ICT)?
●Perbandingan AOI, ICT dan AXI serta Masa untuk Menggunakannya semasa Pemasangan PCB SMT
●Bagaimana untuk Memeriksa Kecacatan Pateri dalam Pembuatan PCB?
●Panduan Pemeriksaan Visual IPC-A-610 Kelas 3 untuk Pemasangan Industri & Perubatan
