Planaritätsanforderungen für CoC-Schnittstellenplatinen
Chip-on-Carrier (CoC)-Sockelplatinen bilden die mechanische Schnittstelle zwischen dem Testkopf und dem Prüfling. Im Gegensatz zu einerStandard-BGA-BestückungFür die Installation in einem Systemgehäuse vorgesehen, bestimmt die Koplanarität der Lötseite einer CoC-Leiterplatte direkt die Kontaktzuverlässigkeit über wiederholte Prüfspitzen- oder Pogo-Pin-Steckzyklen hinweg.
Während bei der allgemeinen BGA-Montage üblicherweise eine Ebenheitstoleranz im Bereich von 100–150 μm akzeptiert wird, die im Einklang mit typischenIPC-A-610 Abnahmekriterien, CoC-Schnittstellenplatinen, die für ATE-Anwendungen vorgesehen sind, erfordern typischerweiseEbenheit unter 50 μmüber das gesamte Kugelraster hinweg – eine Toleranz, die im Vergleich zu herkömmlicher BGA-Arbeit um den Faktor zwei bis drei verschärft wurde. Dieser Unterschied ist aus folgenden Gründen funktional und nicht nur kosmetischer Natur:
KontaktkraftverteilungTestsockel sind auf eine gleichmäßige Z-Achsen-Kompression über das gesamte Pin-Feld angewiesen. Eine Kugelhöhenabweichung von 60–80 μm relativ zur Array-Ebene reicht aus, um die lokale Kontaktkraft so zu verändern, dass intermittierende Unterbrechungen oder ein erhöhter Kontaktwiderstand entstehen.
Signalintegrität am Sockelübergang: Eine nicht einheitliche Kugelhöhe verändert die effektive Leiterbahnlänge und die Geometrie der Via-Stubs an der Schnittstelle – eine Variable von zunehmender Bedeutung, da die ATE‑Testfrequenzen steigen.
Verteilung des BuchsenverschleißesLeiterplatten mit grenzwertiger Koplanarität neigen dazu, den Verschleiß der Sockelkontakte zu beschleunigen, da die Kontaktkraft nicht gleichmäßig verteilt wird; bestimmte Pins nehmen über den Einsatzzyklus des Testfelds eine unverhältnismäßig hohe mechanische Belastung auf.
Angesichts dieser funktionalen Abhängigkeiten kann die CoC-Montage nicht allein durch standardmäßige BGA-Prozesskontrollen gesteuert werden. Die Prozessdisziplin muss in jeder Phase verstärkt werden – Pastenauftrag, Bestückung, Reflow und Verifizierung nach dem Reflow – anstatt ausschließlich auf die Endkontrolle konzentriert zu sein.
Ursachen von Verzug in ATE-Leiterplatten mit hoher Lagenzahl
ATE-Schnittstellenplatinen werden häufig mit einer hohen Lagenzahl (16–24 Lagen oder mehr) aufgebaut, um dicht gepacktes Fan-out-Routing der Prüfnadeln zu ermöglichen. Diese Aufbauweise ist an sich bereits ein beitragender Faktor für das Verzugrisiko, und der Reflow-Prozess ist die Phase, in der sich latente innere Spannungen dimensional bemerkbar machen. Die wesentlichen beitragenden Mechanismen umfassen:
Asymmetrische KupferverteilungEine ungleichmäßige Kupferdicke oder Flächendichte zwischen den Lagen führt während der thermischen Reflow-Rampe zu einem unterschiedlichen Ausdehnungsverhalten (CTE), was beim Abkühlen ein Verziehen der Leiterplatte zur Folge hat.
Harzreiche gegenüber kupferreichen BereichenMehrlagige Konstruktionen mit uneinheitlichem Harzgehalt über das gesamte Panel dehnen sich im typischen Spitzen-Reflow-Fenster von 235–245 °C für SAC-Legierungsprofile unterschiedlich aus und ziehen sich unterschiedlich zusammen.
Lokalisierte Auswirkungen der Paketmasse: Ein CoC-Gehäuse mit hoher Ballanzahl, das in einem vergleichsweise dünnen Leiterplattenbereich positioniert ist, kann während des Übergangs vom flüssigen zum festen Zustand des Lots eine lokale „Chip-Verwölbung“ verursachen, die sich auf die zugrunde liegende Leiterplattenverwölbung überlagert.
Geerbte LaminatspannungEin Teil der beobachteten Verwerfung stammt nicht aus dem SMT-Prozess, sondern aus dem nackten Laminat selbst und wird erst sichtbar, wenn das Panel einem Reflow-Thermocycling unterzogen wird.
Verzugsbegrenzung durch synthetische Steinspannvorrichtungen
Um diese Auswirkungen zu mindern,Kunststeinarmaturenwerden während des Reflow-Prozesses für CoC- und andere ATE-Baugruppen mit hoher Lagenzahl eingesetzt. Synthetischer Stein – ein entwickeltes keramisch-verstärktes Verbundwerkstoff-Toolingmaterial – wird speziell aufgrund seiner thermischen Masse und CTE-Stabilität im Vergleich zu Aluminium oder herkömmlichen FR4-Träger-Vorrichtungen über das gesamte Reflow-Temperaturprofil hinweg ausgewählt.
In diesem Prozess angewandte Betriebsparameter umfassen:
Vollständiger Supportkontakt für das Bedienfeldstatt nur einer Randklemmung. Die Vorrichtungen werden so bearbeitet, dass sie der spezifischen Leiterplattendicke und Ausschnittgeometrie entsprechen und das Panel über seine gesamte Oberfläche statt nur am Rand fixieren.
Kompatibilität bei TemperaturrampenDie Masse der Vorrichtung wird so gewählt, dass keine thermische Verzögerung eingeführt wird, die das lokale Reflow-Profil der Leiterplatte von der qualifizierten Kurve abweichen ließe, die auf dem JTR-1200D-N Reflow-Ofen ausgeführt wird.
Verweilzeit nach dem Reflow auf der VorrichtungDie Leiterplatten bleiben während der anfänglichen Abkühlungsphase in der Steinhalterung, da ein wesentlicher Teil der endgültigen Verwerfung während der Erstarrung und des unmittelbar auf den Temperaturhöchstwert folgenden Abkühlungsintervalls entsteht und nicht allein in der Dampfphase.
Diese Methodik beseitigt Verzug nicht vollständig, da die zugrunde liegende CTE‑Diskrepanz zwischen den Materialien eine physikalische Einschränkung bleibt. Sie begrenzt jedoch das Panel innerhalb eines reproduzierbaren dimensionalen Bereichs, in dem die Ebenheitsspezifikation zuverlässig erreicht werden kann.
Zweistufige 3D-AOI-Inspektion zur Überprüfung der Koplanarität
Eine Inspektion, die erst nach dem Reflow-Prozess durchgeführt wird, bietet keine Möglichkeit für Korrekturmaßnahmen, da die Baugruppe zu diesem Zeitpunkt bereits vollständig verlötet ist. Aus diesem Grund wird die CoC-Baugruppe unterstützt durch3D-AOI mit Laser-Profilometriein zwei unterschiedlichen Prozessphasen eingesetzt:
Nach dem Platzieren, vor dem Reflow: 3D-AOI überprüft unmittelbar nach dem Betrieb des MYCRONIC Jet-Druckers/-Dispensers und der Bestückungsautomaten, noch vor dem Reflow-Prozess, die Gleichmäßigkeit der Kugel- und Pastenhöhe sowie die Bestückungsgenauigkeit. In dieser Phase werden Unregelmäßigkeiten im Pastenvolumen oder eine Schräglage der Platzierung erkannt, solange eine korrigierende Nacharbeit noch unkompliziert möglich ist.
Nach dem Reflow: Dieselbe 3D-AOI-Plattform misst nach der Erstarrung die Höhe der Lotkugeln und die Koplanarität erneut und erfasst dabei jede verbleibende Verwerfung, die während des thermischen Prozesses trotz Vorrichtungsbegrenzung eingeführt wurde.
Der Hauptwert der Aufrechterhaltung beider Inspektionskontrollpunkte auf gleichwertiger Messtechnik liegt inDatenkorrelationWo Daten zur Lötpaste vor dem Reflow und zur Bauteilplatzierung auf Konformität hinweisen, die Ebenheitsmessungen nach dem Reflow jedoch die Spezifikation verfehlen, kann die Fehlerquelle mit Sicherheit dem thermischen Prozess und nicht der Druck- oder Bestückungsstufe zugeschrieben werden. Diese Unterscheidung bestimmt, ob die geeignete Korrekturmaßnahme in der erneuten Qualifizierung der Schablone oder in der Überprüfung des Reflow-Profils und der Vorrichtung besteht – eine Zuschreibung, die ohne gepaarte Messdaten ansonsten unbestimmt bliebe.
Schrägwinkel-Röntgeninspektion für mehrlagige BGA
Die herkömmliche top-down Röntgeninspektion ist in ihrer Fähigkeit begrenzt, gestapelte oder eng beieinanderliegende mehrlagige BGA-Gehäuse aufzulösen, da sich Lötperlen aus verschiedenen Lagen im projizierten Bild überlappen können, was die Zuordnung von Lunkern oder Kurzschlussfehlern zu einer bestimmten Lage erschwert.
DerSchrägwinkelfähigkeit (bis zu ±15°) des Offline-Röntgeninspektionssystemsspricht diese Einschränkung direkt an:
SchichttrennungDurch das Anpassen des Betrachtungswinkels werden die Kugelanordnungen gestapelter Gehäuse im resultierenden Bild geometrisch gegeneinander versetzt, sodass obere und untere Kugelreihen einander nicht verdecken.
Schichtspezifische HohlraummessungFür eine genaue Messung des Hohlraumanteils bei BGA- oder QFN-Bauteilen muss die betreffende Lötperle in der Aufnahme von benachbarten Schichten isoliert werden; die Inspektion aus schrägem Winkel ermöglicht diese Isolierung bei Mehrchip- oder gestapelten CoC-Packages.
Brücken- und Leeren-DisambiguierungBei einer geraden Draufsicht von oben kann ein Brückendefekt in einer unteren Schicht visuell einem Hohlraummuster in der darüberliegenden Schicht ähneln. Die schräge Ansicht klärt, welche Schicht tatsächlich die Quelle des Defekts ist.
MES-Rückverfolgbarkeit verknüpft mit der Lebensdauer der Prüfnadelkontakte
Für ATE-Schnittstellenplatinen erfüllt die Rückverfolgbarkeit eine über die Qualitätsdokumentation hinausgehende Funktion, indem sie die Planung der Wartung von Prüfköpfen und Sockeln auf dem Testboden des Kunden unterstützt.Intelligente MES-Plattform mit UID-Laserkennzeichnungordnet jeder Leiterplatten-Seriennummer die folgenden Prozessdatensätze zu:
Daten zu Lotnummern von Lotpaste und Kugelnwird in der Platzierungsphase angewendet und ermöglicht die Vorwärtsverfolgbarkeit von Losanomalien zu spezifischen bestückten Leiterplatten.
Tatsächliche Reflow-Kurvenaufzeichnungenpro Panel erfasst, im Gegensatz zu dem alleinigen Nennprofil, wodurch es möglich wird, eine Leiterplatte mit vorzeitiger Kontaktdegradation anhand ihrer tatsächlichen thermischen Historie statt der theoretischen Prozessspezifikation zu referenzieren.
Diese Bindung der Seriennummer an den Prozess ermöglicht es dem Testingenieurteam eines Kunden, beobachtete Abnutzungsmuster von Prüfspitzen oder Sockeln mit einem bestimmten Reflow-Los oder einer bestimmten Lötpastencharge zu korrelieren, anstatt jede Leiterplatte als undifferenzierte Einheit innerhalb eines allgemeinen Produktionsdatensatzes zu behandeln.
DFM-Empfehlungen für CoC- und ATE-Board-Programme
Verteilen Sie Kupfer symmetrisch über den Lagenaufbauwährend der Layoutgestaltung, anstatt sich ausschließlich auf nachgelagerte Spannvorrichtungen zu verlassen, um Verzug auszugleichen.
Koplanaritätstoleranz explizit angebeninnerhalb der Fertigungs- und Montagezeichnung, anstatt auf allgemeine IPC-A-610-Kriterien zu verweisen, um Unklarheiten in Bezug auf die verschärfte CoC-Klassenanforderung zu vermeiden.
Integrieren Sie Testcoupons in das Panelangrenzend an dichte BGA-Bereiche, wodurch eine Koplanaritätsprüfung nach dem Reflow unabhängig von der Messung der Produktionseinheit ermöglicht wird.
Identifizieren Sie gestapelte oder mehrlagige BGA-Positionen in der Fertigungszeichnungum die vorzeitige Programmierung von Röntgenprüfpfaden mit schrägem Einfallswinkel zu ermöglichen, anstatt diese Festlegung während der Erstmusterprüfung treffen zu müssen.
PCBCart unterstützt High-Mix-/Low-Volume-PCBA-Programme, einschließlich Halbleitertest- und Instrumentierungsbaugruppen, die eine strenge Ebenheitskontrolle und die Verifizierung von Multilagen-BGA-Prozessen erfordern. Entwicklungsteams, die an einer CoC-Sockelplatine oder einem ATE-Programm mit hoher Lagenanzahl arbeiten, sind eingeladen,Stack-up- und BGA-Footprint-Daten einreichenfür die DFM-Prüfung vor dem ersten Aufbau.
Nützliche Ressourcen
•Kostenlose DFM-Vorprüfung
•Leitfaden zu PCB-Prüfmethoden
•Zu berücksichtigende Elemente bei der Prozessfähigkeit der BGA-Bestückung
•Beschaffung und Verwaltung von Komponenten
•Kontaktieren Sie das Ingenieurteam von PCBCart
