Tarjetas de prueba de semiconductores: tarjetas de carga, tarjetas de sonda yplacas de interfaz de envejecimiento/ATE— incorporan clases de componentes que son desproporcionadamente vulnerables a las descargas electrostáticas. Las redes de resistencias de precisión utilizadas para la exactitud de calibración, los CI de acondicionamiento de señal de alta velocidad y los dispositivos de front-end analógico de bajo ruido suelen situarse en umbrales de sensibilidad a ESD muy por debajo de las suposiciones generales aplicadas a las PCBA industriales estándar. Un solo evento de descarga incontrolada durante la manipulación, la colocación o la inspección posterior al reflujo puede degradar el rendimiento paramétrico de un dispositivo sin producir una falla evidente, es decir, un defecto latente que solo sale a la luz después de que la placa se despliega en una celda de prueba, donde es mucho más costoso de diagnosticar que en la etapa de ensamblaje.
Para un proveedor EMS HMLV (alta mezcla, bajo volumen) que fabrica ATE y placas de interfaz de prueba de semiconductores, el control de ESD no es una única etapa de inspección, sino una cadena de custodia que debe mantenerse desde la recepción del material entrante hasta el empaquetado final. A continuación se muestra cómo se estructura esa cadena y dónde se ubican los puntos de control.
Por qué los componentes de las placas de prueba conllevan un mayor riesgo de ESD
Dos características de los componentes en las placas de prueba de semiconductores aumentan la exposición a ESD en relación con los ensamblajes industriales típicos:
Redes de resistencias de precisión.Los arreglos de resistencias de película delgada y combinadas utilizados para la calibración y la precisión de referencia son sensibles a la deriva inducida por carga. A diferencia de las fallas catastróficas por ESD, los daños del tipo deriva pueden dejar una red de resistencias funcional pero fuera de tolerancia, lo cual es difícil de detectar sin una nueva prueba paramétrica completa.
Dispositivos de señal de alta velocidad y de bajo ruido.Los componentes que manejan rutas de señales digitales de alta velocidad o señales analógicas de precisión — comparadores, amplificadores operacionales de precisión e integrados de acondicionamiento de señal — con frecuencia tienen clasificaciones de sensibilidad HBM (Modelo de Cuerpo Humano) en el extremo inferior de las categorías JEDEC JS-001, lo que significa que su manipulación rutinaria sin controles representa un riesgo real.
Debido a que estos modos de falla son latentes en lugar de inmediatamente observables, el control de ESD en los programas de placas de prueba debe tratarse como una disciplina preventiva y no como algo corregible únicamente mediante pruebas posteriores al ensamblaje.
Medidas de Control de Estaciones de Trabajo y Procesos
Las construcciones de placas de prueba sensibles a ESD se realizan bajo un conjunto estratificado de controles físicos y de procedimiento a nivel de estación de ensamblaje:
Puesta a tierra y controles de personal
Muñequeras de monitoreo continuo en las estaciones de colocación manual, retrabajo e inspección, con la conexión a tierra verificada al inicio del turno.
Pisos ESD y superficies de trabajo disipativas conectados a una referencia de tierra común, evitando puntos de puesta a tierra aislados que puedan crear diferencias de potencial entre estaciones adyacentes.
Prendas seguras contra ESD (conectores de talón o batas) para los operadores que manipulan placas fuera de estaciones fijas monitorizadas con pulsera, como durante la transferencia entre etapas del proceso.
Controles a nivel de equipo
Verificación de referencia a tierra en la estación de impresora/dispensadora por chorro MYCRONIC y en los puntos de colocación manual y semiautomatizada donde los componentes se manipulan directamente.
Ionización en etapas donde hay materiales de embalaje o bandejas no conductivos, ya que la carga estática en superficies aislantes no puede descargarse solo mediante la puesta a tierra.
Protocolos de manipulación controlada duranteInspección 3D SPI e inspección 3D AOIetapas, en las que las placas se recolocan con frecuencia para el ángulo de la cámara o la verificación manual, un punto en el que una disciplina de manipulación inconsistente suele introducir riesgos si no se hace cumplir mediante procedimientos.
Embalaje y transporte
Bolsas de protección ESD (típicamente bolsas ESD metal-out o de barrera de humedad para dispositivos sensibles a la humedad) para el transporte a nivel de placa y de componentes entre etapas del proceso y antes del envío al cliente.
Cajas conductoras o disipativas para el movimiento dentro de la instalación, en sustitución de contenedores de uso general no clasificados.
Tarjetas desecantes e indicadoras de humedad cuando haya componentes que posean tanto clasificaciones de ESD como de sensibilidad a la humedad, ya que la integridad del embalaje afecta simultáneamente a ambas categorías de riesgo.
Control de Material Entrante: Aislamiento de Lotes Sensibles a ESD en IQC
El control de ESD en la placa terminada solo es tan confiable como la disciplina de manipulación aplicada a los componentes entrantes. En el IQC (control de calidad de entrada), el material sensible a ESD se separa del stock general mediante:
Ubicaciones de almacenamiento segregadaspara los componentes que llevan marcas sensibles a ESD, se mantendrán en el embalaje ESD original del fabricante hasta el proceso de kitting, en lugar de ser reempaquetados en contenedores de uso general.
Identificación a nivel de loteen la recepción, etiquetar los lotes sensibles a ESD para que las operaciones posteriores de kitting y colocación activen automáticamente el protocolo de manipulación correcto en lugar de depender del criterio del operador en cada transferencia.
Acceso restringido al stock de bolsas abiertas, ya que una vez que se abre el embalaje original de un componente sensible a ESD, el riesgo de exposición comienza a acumularse con cada manipulación posterior; limitar el número de veces que se abre y vuelve a sellar un lote reduce el riesgo acumulado.
Esta segregación es más importante en programas HMLV, donde una sola instalación puede estar ejecutando lotes de tarjetas de prueba de semiconductores sensibles a ESD junto con PCBA industriales generales en el mismo turno; el paso de aislamiento evita la contaminación cruzada de las prácticas de manipulación entre programas con distintos perfiles de riesgo.
Trazabilidad MES para el manejo de materiales sensibles a ESD
El manejo del historial de material sensible a ESD se registra mediante elPlataforma MES inteligenteutilizando trazabilidad a nivel de UID y marcado láser para vincular cada placa o panel a su historial de proceso en lugar de depender únicamente de guías en papel a nivel de lote. Para ensamblajes sensibles a ESD, esta capa de trazabilidad normalmente captura:
Qué estación de trabajo y qué operador manejaron la placa en cada etapa del proceso, correlacionado con los registros de verificación de pulseras antiestáticas y de puesta a tierra cuando estén integrados.
Movimiento con marca de tiempo entre zonas controladas por ESD, que respalda la investigación de la causa raíz si una falla paramétrica se rastrea posteriormente hasta una ventana de manipulación específica.
Asociación de lotes de componentes a nivel de UID, de modo que, si un lote entrante es posteriormente señalado (por ejemplo, tras una notificación del proveedor), las placas afectadas puedan identificarse sin necesidad de retirar todo el lote.
Este nivel de trazabilidad es particularmente relevante para los clientes de tarjetas de prueba de semiconductores, ya que una tarjeta con una deriva paramétrica latente inducida por ESD puede no fallar hasta que ya haya sido integrada en una célula de prueba; en ese momento, el historial a nivel de UID es lo que permite rastrear la falla hasta una etapa del proceso en lugar de tratarla como una devolución de campo inexplicada.
Planificación de un programa de placa de prueba para dispositivos sensibles
Las placas de prueba de semiconductores que incorporan redes de resistencias de precisión, dispositivos de señal de alta velocidad u otros componentes sensibles a HBM se benefician de protocolos de control ESD definidos según las clasificaciones específicas de los dispositivos en la lista de materiales, en lugar de aplicarse como una lista de verificación genérica. Si está planificando una construcción de ATE o de una placa de interfaz de prueba de semiconductores con componentes sensibles a ESD,envía los detalles de tu proyecto para una evaluación de manufacturay nuestro equipo de ingeniería revisará los requisitos de manipulación y trazabilidad específicos de su conjunto de componentes antes de presentar una cotización.
Recursos útiles
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