Cartes de test pour semi-conducteurs — cartes de charge, cartes de sondes, etcartes d’interface de rodage/ATE— comporter des classes de composants qui sont disproportionnellement vulnérables aux décharges électrostatiques. Les réseaux de résistances de précision utilisés pour la précision d’étalonnage, les circuits intégrés de conditionnement de signaux haute vitesse et les dispositifs analogiques à faible bruit en entrée de chaîne se situent souvent à des seuils de sensibilité ESD bien en dessous des hypothèses générales appliquées aux PCBAs industriels standard. Un seul événement de décharge incontrôlée lors de la manipulation, du placement ou de l’inspection après refusion peut dégrader les performances paramétriques d’un dispositif sans provoquer de panne franche — un défaut latent qui n’apparaît qu’après le déploiement de la carte dans une cellule de test, où il est bien plus coûteux à diagnostiquer qu’au stade de l’assemblage.
Pour un prestataire de services EMS HMLV (forte mixité, faible volume) qui fabrique des cartes d’interface de test ATE et de test de semi-conducteurs, la maîtrise de l’ESD n’est pas une simple étape d’inspection unique, mais une chaîne de traçabilité qui doit rester intacte depuis la réception des matériaux entrants jusqu’à l’emballage final. Voici comment cette chaîne est structurée et où se situent les points de contrôle.
Pourquoi les composants des cartes de test présentent un risque ESD accru
Deux caractéristiques des composants sur les cartes de test de semi-conducteurs augmentent l’exposition aux ESD par rapport aux assemblages industriels typiques :
Réseaux de résistances de précision.Les réseaux de résistances à couche mince et appariées utilisés pour l’étalonnage et la précision de référence sont sensibles à la dérive induite par les charges. Contrairement à une défaillance ESD catastrophique, les dommages de type dérive peuvent laisser un réseau de résistances fonctionnel mais hors tolérance, ce qui est difficile à détecter sans un nouveau test paramétrique complet.
Dispositifs à signal haut débit et à faible bruit.Les composants gérant des chemins de signaux numériques haute vitesse ou analogiques de précision — comparateurs, amplificateurs opérationnels de précision et circuits intégrés de conditionnement de signal — présentent fréquemment des classifications de sensibilité HBM (Human Body Model) situées dans la partie basse des catégories JEDEC JS-001, ce qui signifie qu’une manipulation courante sans mesures de contrôle représente un risque réel.
Étant donné que ces modes de défaillance sont latents plutôt qu’immédiatement observables, la maîtrise des décharges électrostatiques (ESD) dans les programmes de cartes de test doit être considérée comme une discipline préventive plutôt que comme quelque chose pouvant être corrigé uniquement par des tests après assemblage.
Mesures de contrôle des postes de travail et des processus
Les fabrications de cartes de test sensibles aux ESD sont effectuées sous un ensemble stratifié de contrôles physiques et procéduraux au niveau du poste de travail d’assemblage :
Mise à la terre et contrôles du personnel
Bracelets antistatiques à surveillance continue aux postes de placement manuel, de retouche et d’inspection, avec mise à la terre vérifiée au début de chaque équipe.
Revêtements de sol ESD et surfaces de travail dissipatives reliés à une référence de terre commune, en évitant les points de terre isolés qui peuvent créer des différences de potentiel entre postes adjacents.
Vêtements antistatiques (brace-talons ou blouses) pour les opérateurs manipulant des cartes en dehors des postes fixes surveillés par bracelet, par exemple lors du transfert entre les étapes du procédé.
Contrôles au niveau de l’équipement
Vérification de la référence de masse à la station d’imprimante/distributeur à jet MYCRONIC et aux points de placement manuels et semi-automatisés où les composants sont manipulés directement.
Ionisation aux étapes où des matériaux d’emballage ou des plateaux non conducteurs sont présents, car la charge électrostatique sur les surfaces isolantes ne peut pas être évacuée par la seule mise à la terre.
Protocoles de manipulation contrôlée pendantInspection SPI 3D et AOI 3Ddes étapes, où les cartes sont fréquemment repositionnées pour l’angle de la caméra ou pour une vérification manuelle — un moment où une discipline de manipulation incohérente introduit couramment un risque si elle n’est pas appliquée de manière procédurale.
Emballage et transport
Sachets de protection ESD (généralement des sachets ESD métallisés à l’extérieur ou des sachets ESD barrière à l’humidité pour les composants sensibles à l’humidité) pour le transport au niveau carte et au niveau composant entre les étapes de procédé et avant l’expédition vers l’extérieur.
Bacs conducteurs ou dissipatifs pour les déplacements intra-établissement, remplaçant les conteneurs polyvalents non homologués.
Cartes à dessiccant et indicateurs d’humidité lorsque des composants présentant à la fois des classifications de sensibilité ESD et à l’humidité sont présents, puisque l’intégrité de l’emballage affecte simultanément les deux catégories de risque.
Contrôle des matériaux entrants : Isolement des lots sensibles aux ESD au CQI
La maîtrise des ESD sur la carte finie n’est fiable que dans la mesure où la discipline de manipulation appliquée aux composants entrants l’est. Lors du contrôle qualité à la réception (IQC), les matériaux sensibles aux ESD sont séparés du stock général au moyen de :
Emplacements de stockage séparéspour les composants portant des marquages sensibles aux ESD, conservés dans l’emballage ESD d’origine du fabricant jusqu’au kitting, plutôt que d’être reconditionnés dans des bacs à usage général.
Identification au niveau du lotà la réception, étiqueter les lots sensibles aux ESD afin que les opérations ultérieures de kitting et de placement déclenchent automatiquement le protocole de manipulation approprié plutôt que de dépendre du jugement de l’opérateur à chaque transfert.
Accès restreint au stock de sacs ouvertscar, une fois l’emballage d’origine d’un composant sensible aux ESD ouvert, le risque d’exposition commence à s’accumuler à chaque opération de manipulation ultérieure — limiter le nombre de fois qu’un lot est ouvert et refermé réduit le risque cumulatif.
Cette ségrégation est particulièrement importante pour les programmes HMLV, où une seule installation peut traiter, au cours d’un même poste, des lots de cartes de test de semi-conducteurs sensibles aux ESD en parallèle de cartes électroniques industrielles générales (PCBA) — l’étape d’isolement empêche la contamination croisée des pratiques de manipulation entre des programmes présentant des profils de risque différents.
Traçabilité MES pour la manipulation de matériaux sensibles aux ESD
L’historique de manipulation des matériaux sensibles aux décharges électrostatiques (ESD) est enregistré via lePlateforme MES intelligenteen utilisant la traçabilité au niveau UID et le marquage laser pour relier chaque carte ou panneau à son historique de processus plutôt que de s’appuyer uniquement sur des fiches suiveuses papier au niveau du lot. Pour les assemblages sensibles aux décharges électrostatiques (ESD), cette couche de traçabilité enregistre généralement :
Quel poste de travail et quel opérateur ont traité la carte à chaque étape du processus, corrélés avec les journaux de vérification des bracelets antistatiques et de la mise à la terre lorsque ceux-ci sont intégrés.
Mouvements horodatés entre les zones contrôlées ESD, permettant de soutenir l’analyse des causes profondes si une défaillance paramétrique est ultérieurement reliée à une fenêtre de manipulation spécifique.
Association des lots de composants au niveau UID, afin que si un lot entrant est ultérieurement signalé (par exemple à la suite d’une notification du fournisseur), les cartes concernées puissent être identifiées sans rappel de l’ensemble du lot.
Ce niveau de traçabilité est particulièrement pertinent pour les clients de cartes de test de semi-conducteurs, car une carte présentant une dérive paramétrique latente induite par une décharge électrostatique (ESD) peut ne tomber en panne qu’une fois déjà intégrée dans une cellule de test — et c’est à ce stade que l’historique au niveau UID permet de rattacher la défaillance à une étape de processus plutôt que de la traiter comme un retour terrain inexpliqué.
Planification d’un programme de carte de test pour dispositifs sensibles
Les cartes de test pour semi-conducteurs portant des réseaux de résistances de précision, des dispositifs de signal à haute vitesse ou d’autres composants sensibles au HBM bénéficient de protocoles de contrôle ESD définis en fonction des classifications spécifiques des dispositifs figurant sur la nomenclature, plutôt que d’être appliqués sous forme de liste de contrôle générique. Si vous prévoyez de réaliser une interface de test ATE ou une carte de test pour semi-conducteurs intégrant des composants sensibles à l’ESD,soumettez les détails de votre projet pour une évaluation de fabricationet notre équipe d’ingénierie examinera les exigences de gestion et de traçabilité propres à votre ensemble de composants avant d’établir un devis.
Ressources utiles
•Protocoles d’inspection radiographique en angle oblique pour BGA de carte d’interface ATE multicouche
•Pourquoi l’étalonnage et les tests sont importants pour les capteurs et les modules MEMS
•Protocoles de contrôle ESD dans l’assemblage PCBA pour cartes de capteurs médicaux sensibles
•Mesures couramment utilisées pour contrôler les dommages ESD dans l’atelier d’assemblage SMT
